半导体器件的制作方法

1.本公开的实施例涉及半导体器件。


背景技术：

2.双极cmos dmos(bcd)技术能够将模拟元件、数字元件以及高压(hv)器件集成到单个芯片或集成电路(ic)中，以形成嵌入式器件。这种芯片或ic广泛用于汽车和工业应用。然而，由于，不同器件之间容易发生干扰，很难将这些不同类型的器件集成在单个管芯或芯片。例如，高压器件可能存在闩锁问题。这可能会不利地影响整个产品在集成期间的可靠性。因此，需要在集成过程中适当地将不同类型的器件相互隔离。然而，用于隔离不同类型器件的传统结隔离技术消耗较大的布局面积并且需要额外的掩模步骤，这可能使制造工艺复杂化并增加制造成本。此外，使用传统隔离方案进行隔离的与模拟和数字元件集成的hv器件可能不具有高击穿电压(bv)。
3.因此，期望提供一种可靠、高性能、简单且能有效降低成本的解决方案来集成各种合适的隔离结构。


技术实现要素：

4.本公开的目的是提供一种半导体器件及其制造方法，以至少部分地解决现有技术中存在的上述问题。例如，以可靠、高性能、简单且能有效降低成本的解决方案来集成各种合适的隔离结构，从而有效地将hv器件与同一ic中的其他器件隔离。
5.根据本公开的第一方面，提供了一种半导体器件，包括：半导体主体，所述半导体主体包括衬底、设置在所述衬底之上的埋层以及设置在所述埋层之上的外延层，所述衬底具有第一掺杂类型，所述埋层具有与所述第一掺杂类型相反的第二掺杂类型；第一沟槽，从所述外延层的顶表面延伸到所述衬底中，并且具有第一深度；第二沟槽，从所述外延层的顶表面延伸到所述衬底中，并且具有第二深度；第三沟槽，从所述外延层的顶表面延伸到所述埋层中，并且具有小于所述第二深度的第三深度；第一深沟槽结构，设置在所述第一沟槽中，并且被配置为将所述衬底电连接至所述外延层的顶表面；第二深沟槽隔离结构，设置在所述第二沟槽中，并且被配置为隔离所述外延层中的不同器件区域；第三深沟槽隔离结构，设置在所述第三沟槽中，并且被配置为隔离所述外延层中的不同器件区域；以及第一掺杂区，靠近所述第三沟槽的侧壁形成在所述外延层中并且具有所述第二掺杂类型，所述第一掺杂区从所述外延层的顶表面延伸到所述埋层，并且被配置为将所述埋层电连接至所述外延层的顶表面。
6.在一些实施例中，所述第二深度小于所述第一深度。
7.在一些实施例中，所述第一深沟槽结构包括：衬垫，形成在所述第一沟槽的侧壁以及底部的至少一部分上，并且包括形成在所述第一沟槽的底部处的第一开口；介电层，在所述第一沟槽中设置在所述衬垫内部，并且包括从所述外延层的顶表面延伸到位于所述第一沟槽的底部处的所述衬垫的第二开口，所述第二开口与所述第一开口对准；以及第一导电
材料，填充所述第一开口和所述第二开口，并且被配置为将所述衬底电连接至所述外延层的顶表面。
8.在一些实施例中，所述第一导电材料包括具有所述第一掺杂类型的多晶硅。
9.在一些实施例中，所述第二深沟槽隔离结构包括：衬垫，设置在所述第二沟槽的侧壁和底部上；以及介电层，在所述第二沟槽中设置在所述衬垫内部。
10.在一些实施例中，所述第三深沟槽隔离结构包括：衬垫，设置在所述第三沟槽的侧壁和底部上；以及介电层，在所述第三沟槽中设置在所述衬垫内部。
11.在一些实施例中，所述第三深沟槽隔离结构包括：扩散材料，部分地填充所述第三沟槽；以及介电材料，在所述第三沟槽中封住所述扩散材料，所述扩散材料与所述介电材料一起形成所述第三深沟槽隔离结构。
12.在一些实施例中，所述第三深沟槽隔离结构包括氧化物或未掺杂的多晶硅。
13.在一些实施例中，所述第一掺杂区设置在所述第三沟槽的两侧或者仅设置在所述第三沟槽的一侧。
14.在一些实施例中，所述第一掺杂区形成在所述第二沟槽与所述第三沟槽之间。
15.在一些实施例中，所述半导体器件还包括第二掺杂区，所述第二掺杂区靠近所述第一沟槽的底部形成在所述衬底中，所述第二掺杂区具有所述第一掺杂类型，并且具有高于所述衬底的掺杂浓度。
16.在一些实施例中，所述半导体器件还包括第三掺杂区，所述第三掺杂区靠近所述第二沟槽的底部形成在所述衬底中，所述第三掺杂区具有所述第一掺杂类型，并且具有高于所述衬底的掺杂浓度。
17.在一些实施例中，所述半导体器件还包括：浅沟槽隔离区域，形成在所述外延层中。
18.在一些实施例中，所述半导体器件还包括：至少一个晶体管，形成在所述外延层上。
19.根据本公开的第二方面，提供了一种半导体器件，包括：半导体主体，所述半导体主体包括衬底、设置在所述衬底之上的埋层以及设置在所述埋层之上的外延层，所述衬底具有第一掺杂类型，所述埋层具有与所述第一掺杂类型相反的第二掺杂类型；第一沟槽，从所述外延层的顶表面延伸到所述衬底中，并且具有第一深度；第二沟槽，从所述外延层的顶表面延伸到所述衬底中，并且具有第二深度；第三沟槽，从所述外延层的顶表面延伸到所述埋层中，并且具有小于所述第二深度的第三深度；第一深沟槽结构，设置在所述第一沟槽中，并且被配置为将所述衬底电连接至所述外延层的顶表面；第二深沟槽隔离结构，设置在所述第二沟槽中，并且被配置为隔离所述外延层中的不同器件区域；以及第二导电材料，填充所述第三沟槽，并且被配置为将所述埋层电连接至所述外延层的顶表面。
20.在一些实施例中，所述第二深度小于所述第一深度。
21.在一些实施例中，所述第一深沟槽结构包括：衬垫，形成在所述第一沟槽的侧壁以及底部的至少一部分上，并且包括形成在所述第一沟槽的底部处的第一开口；介电层，在所述第一沟槽中设置在所述衬垫内部，并且包括从所述外延层的顶表面延伸到位于所述第一沟槽的底部处的所述衬垫的第二开口，所述第二开口与所述第一开口对准；以及第一导电材料，填充所述第一开口和所述第二开口，并且被配置为将所述衬底电连接至所述外延层
的顶表面。
22.在一些实施例中，所述第一导电材料包括具有所述第一掺杂类型的多晶硅。
23.在一些实施例中，所述第二深沟槽隔离结构包括：衬垫，设置在所述第二沟槽的侧壁和底部上；以及介电层，在所述第二沟槽中设置在所述衬垫内部。
24.在一些实施例中，所述第二导电材料包括具有所述第二掺杂类型的多晶硅。
25.在一些实施例中，所述半导体器件还包括：第一掺杂区，靠近所述第三沟槽的侧壁形成在所述外延层中并且具有所述第二掺杂类型，所述第一掺杂区从所述外延层的顶表面延伸到所述埋层，并且被配置为与所述第二导电材料一起将所述埋层电连接至所述外延层的顶表面。
26.在一些实施例中，所述半导体器件还包括第二掺杂区，所述第二掺杂区靠近所述第一沟槽的底部形成在所述衬底中，所述第二掺杂区具有所述第一掺杂类型，并且具有高于所述衬底的掺杂浓度。
27.在一些实施例中，所述半导体器件还包括：浅沟槽隔离区域，形成在所述外延层中。
28.在一些实施例中，所述半导体器件还包括：至少一个晶体管，形成在所述外延层上。
29.在一些实施例中，所述半导体器件还包括第三掺杂区，所述第三掺杂区靠近所述第二沟槽的底部形成在所述衬底中，所述第三掺杂区具有所述第一掺杂类型，并且具有高于所述衬底的掺杂浓度。
30.根据本公开的第三方面，提供了一种半导体器件，包括：半导体主体，所述半导体主体包括衬底、设置在所述衬底之上的埋层以及设置在所述埋层之上的外延层，所述衬底具有第一掺杂类型，所述埋层具有与所述第一掺杂类型相反的第二掺杂类型；第一沟槽，从所述外延层的顶表面延伸到所述衬底中，并且具有第一深度；第三沟槽，从所述外延层的顶表面延伸到所述埋层中，并且具有小于所述第一深度的第三深度；第一深沟槽结构，设置在所述第一沟槽中，并且被配置为将所述衬底电连接至所述外延层的顶表面；第三深沟槽隔离结构，设置在所述第三沟槽中，并且被配置为隔离所述外延层中的不同器件区域；以及第一掺杂区，靠近所述第三沟槽的侧壁形成在所述外延层中并且具有所述第二掺杂类型，所述第一掺杂区从所述外延层的顶表面延伸到所述埋层，并且被配置为将所述埋层电连接至所述外延层的顶表面。
31.在一些实施例中，所述第一深沟槽结构包括：衬垫，形成在所述第一沟槽的侧壁以及底部的至少一部分上，并且包括形成在所述第一沟槽的底部处的第一开口；介电层，在所述第一沟槽中设置在所述衬垫内部，并且包括从所述外延层的顶表面延伸到位于所述第一沟槽的底部处的所述衬垫的第二开口，所述第二开口与所述第一开口对准；以及第一导电材料，填充所述第一开口和所述第二开口，并且被配置为将所述衬底电连接至所述外延层的顶表面。
32.在一些实施例中，所述第一导电材料包括具有所述第一掺杂类型的多晶硅。
33.在一些实施例中，所述第三深沟槽隔离结构包括：衬垫，设置在所述第三沟槽的侧壁和底部上；以及介电层，在所述第三沟槽中设置在所述衬垫内部。
34.在一些实施例中，所述第三深沟槽隔离结构包括：扩散材料，部分地填充所述第三
沟槽；以及介电材料，在所述第三沟槽中封住所述扩散材料，所述扩散材料与所述介电材料一起形成所述第三深沟槽隔离结构。
35.在一些实施例中，所述第三深沟槽隔离结构包括氧化物或未掺杂的多晶硅。
36.在一些实施例中，所述第一掺杂区设置在所述第三沟槽的两侧或者仅设置在所述第三沟槽的一侧。
37.在一些实施例中，所述第一掺杂区形成在所述第一沟槽和所述第三沟槽之间。
38.在一些实施例中，所述半导体器件还包括第二掺杂区，所述第二掺杂区靠近所述第一沟槽的底部形成在所述衬底中，所述第二掺杂区具有所述第一掺杂类型，并且具有高于所述衬底的掺杂浓度。
39.在一些实施例中，所述半导体器件还包括：浅沟槽隔离区域，形成在所述外延层中。
40.在一些实施例中，所述半导体器件还包括：至少一个晶体管，形成在所述外延层上。
41.根据本公开的第四方面，提供了一种半导体器件，包括：半导体主体，所述半导体主体包括衬底、设置在所述衬底之上的埋层以及设置在所述埋层之上的外延层，所述衬底具有第一掺杂类型，所述埋层具有与所述第一掺杂类型相反的第二掺杂类型；第一沟槽，从所述外延层的顶表面延伸到所述衬底中，并且具有第一深度；第三沟槽，从所述外延层的顶表面延伸到所述埋层中，并且具有小于所述第一深度的第三深度；第一深沟槽结构，设置在所述第一沟槽中，并且被配置为将所述衬底电连接至所述外延层的顶表面；以及第二导电材料，填充所述第三沟槽，并且被配置为将所述埋层电连接至所述外延层的顶表面。
42.在一些实施例中，所述第一深沟槽结构包括：衬垫，形成在所述第一沟槽的侧壁以及底部的至少一部分上，并且包括形成在所述第一沟槽的底部处的第一开口；介电层，在所述第一沟槽中设置在所述衬垫内部，并且包括从所述外延层的顶表面延伸到位于所述第一沟槽的底部处的所述衬垫的第二开口，所述第二开口与所述第一开口对准；以及第一导电材料，填充所述第一开口和所述第二开口，并且被配置为将所述衬底电连接至所述外延层的顶表面。
43.在一些实施例中，所述第一导电材料包括具有所述第一掺杂类型的多晶硅。
44.在一些实施例中，所述第二导电材料包括具有所述第二掺杂类型的多晶硅。
45.在一些实施例中，所述半导体器件还包括：第一掺杂区，靠近所述第三沟槽的侧壁形成在所述外延层中并且具有所述第二掺杂类型，所述第一掺杂区从所述外延层的顶表面延伸到所述埋层，并且被配置为与所述第二导电材料一起将所述埋层电连接至所述外延层的顶表面。
46.在一些实施例中，所述半导体器件还包括第二掺杂区，所述第二掺杂区靠近所述第一沟槽的底部形成在所述衬底中，所述第二掺杂区具有所述第一掺杂类型，并且具有高于所述衬底的掺杂浓度。
47.在一些实施例中，所述半导体器件还包括：浅沟槽隔离区域，形成在所述外延层中。
48.在一些实施例中，所述半导体器件还包括：至少一个晶体管，形成在所述外延层上。
49.根据本公开的第五方面，提供了一种半导体器件，包括：半导体主体，所述半导体主体包括衬底、设置在所述衬底之上的埋层以及设置在所述埋层之上的外延层，所述衬底具有第一掺杂类型，所述埋层具有与所述第一掺杂类型相反的第二掺杂类型；第二沟槽，从所述外延层的顶表面延伸到所述衬底中，并且具有第二深度；第三沟槽，从所述外延层的顶表面延伸到所述埋层中，并且具有小于所述第二深度的第三深度；第二深沟槽隔离结构，设置在所述第二沟槽中，并且被配置为隔离所述外延层中的不同器件区域；第三深沟槽隔离结构，设置在所述第三沟槽中，并且被配置为隔离所述外延层中的不同器件区域；以及第一掺杂区，靠近所述第三沟槽的侧壁形成在所述外延层中并且具有所述第二掺杂类型，所述第一掺杂区从所述外延层的顶表面延伸到所述埋层，并且被配置为将所述埋层电连接至所述外延层的顶表面。
50.在一些实施例中，所述第二深沟槽隔离结构包括：衬垫，设置在所述第二沟槽的侧壁和底部上；以及介电层，在所述第二沟槽中设置在所述衬垫内部。
51.在一些实施例中，所述第三深沟槽隔离结构包括：衬垫，设置在所述第三沟槽的侧壁和底部上；以及介电层，在所述第三沟槽中设置在所述衬垫内部。
52.在一些实施例中，所述第三深沟槽隔离结构包括：扩散材料，部分地填充所述第三沟槽；以及介电材料，在所述第三沟槽中封住所述扩散材料，所述扩散材料与所述介电材料一起形成所述第三深沟槽隔离结构。
53.在一些实施例中，所述第三深沟槽隔离结构包括氧化物或未掺杂的多晶硅。
54.在一些实施例中，所述第一掺杂区设置在所述第三沟槽的两侧或者仅设置在所述第三沟槽的一侧。
55.在一些实施例中，所述第一掺杂区形成在所述第二沟槽和所述第三沟槽之间。
56.在一些实施例中，所述半导体器件还包括第三掺杂区，所述第三掺杂区靠近所述第二沟槽的底部形成在所述衬底中，所述第三掺杂区具有所述第一掺杂类型，并且具有高于所述衬底的掺杂浓度。
57.在一些实施例中，所述半导体器件还包括：浅沟槽隔离区域，形成在所述外延层中。
58.在一些实施例中，所述半导体器件还包括：至少一个晶体管，形成在所述外延层上。
59.根据本公开的第六方面，提供了一种半导体器件，包括：半导体主体，所述半导体主体包括衬底、设置在所述衬底之上的埋层以及设置在所述埋层之上的外延层，所述衬底具有第一掺杂类型，所述埋层具有与所述第一掺杂类型相反的第二掺杂类型；第二沟槽，从所述外延层的顶表面延伸到所述衬底中，并且具有第二深度；第三沟槽，从所述外延层的顶表面延伸到所述埋层中，并且具有小于所述第二深度的第三深度；第二深沟槽隔离结构，设置在所述第二沟槽中，并且被配置为隔离所述外延层中的不同器件区域；以及第二导电材料，填充所述第三沟槽，并且被配置为将所述埋层电连接至所述外延层的顶表面。
60.在一个实施例中，所述第二深沟槽隔离结构包括：衬垫，设置在所述第二沟槽的侧壁和底部上；以及介电层，在所述第二沟槽中设置在所述衬垫内部。
61.在一个实施例中，所述第二导电材料包括具有所述第二掺杂类型的多晶硅。
62.在一个实施例中，所述半导体器件还包括：第一掺杂区，靠近所述第三沟槽的侧壁
形成在所述外延层中并且具有所述第二掺杂类型，所述第一掺杂区从所述外延层的顶表面延伸到所述埋层，并且被配置为与所述第二导电材料一起将所述埋层电连接至所述外延层的顶表面。
63.在一个实施例中，所述半导体器件还包括：浅沟槽隔离区域，形成在所述外延层中。
64.在一个实施例中，所述半导体器件还包括：至少一个晶体管，形成在所述外延层上。
65.在一个实施例中，所述半导体器件还包括第三掺杂区，所述第三掺杂区靠近所述第二沟槽的底部形成在所述衬底中，所述第三掺杂区具有所述第一掺杂类型，并且具有高于所述衬底的掺杂浓度。
66.提供实用新型内容部分是为了以简化的形式来介绍对概念的选择，它们在下文的具体实施方式中将被进一步描述。实用新型内容部分无意标识本公开内容的关键特征或主要特征，也无意限制本公开内容的范围。
附图说明
67.通过参考附图阅读下文的详细描述，本公开的实施例的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例而非限制性的方式示出了本公开的若干实施例，其中：
68.图1示出了根据本公开的第一实施例的半导体器件的示意性截面图；
69.图2a至图2o示出了根据本公开的第二实施例的用于制造半导体器件的过程；
70.图3a至图3j示出了根据本公开的第三实施例的用于制造半导体器件的过程；
71.图4a至图4e示出了根据本公开的第四实施例的用于制造半导体器件的过程；
72.图5a至图5j示出了根据本公开的第五实施例的用于制造半导体器件的过程；
73.图6示出了根据本公开的第六实施例的半导体器件的示意性截面图；
74.图7a至图7l示出了根据本公开的第七实施例的用于制造半导体器件的过程；
75.图8示出了根据本公开的第八实施例的半导体器件的示意性截面图；
76.图9a至图9i示出了根据本公开的第九实施例的用于制造半导体器件的过程；
77.图10a至图10k示出了根据本公开的第十实施例的用于制造半导体器件的过程；
78.图11a至图11j示出了根据本公开的第十一实施例的用于制造半导体器件的过程；
79.图12a至图12l示出了根据本公开的第十二实施例的用于制造半导体器件的过程；
80.图13示出了根据本公开的第十三实施例的半导体器件的示意性截面图；以及
81.图14a至图14m示出了根据本公开的第十四实施例的用于制造半导体器件的过程。
具体实施方式
82.下面将参照附图更详细地描述本公开的优选实施例。虽然附图中显示了本公开的优选实施例，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
83.在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非
特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。
84.此外，在本文中使用的术语“顶部”、“底部”、“之上”、“之下”、“上方”、“下方”等用于描述性目的，而不一定用于描述相对位置。应当理解，如此使用的术语在适当的情况下是可互换的，并且本公开的实施例能够在本文描述或图示之外的其他方向上操作。
85.本公开的实施例总体上涉及半导体器件或集成电路(ic)。更具体地，一些实施例涉及在同一衬底上集成有高功率器件和诸如逻辑和存储器件等其他器件的半导体器件或集成电路。例如，高功率器件包括横向双扩散金属氧化物半导体(ldmos)晶体管。其他合适的高功率器件也是可用的。高功率器件可用作电源管理应用的开关稳压器。本公开中的实施例是在无需额外的掩模步骤的情况下，提供多种类型的深沟槽隔离(dti)结构或区域，与埋层(例如，n+埋层(nbl))一起有效地将高功率器件与同一ic中的其他器件隔离。
86.图1示出了根据本公开的第一实施例的半导体器件100的示意性截面图。半导体器件100例如是集成电路。其他类型的器件也是可行的。如图1所示，半导体器件100包括半导体主体11。半导体主体11包括衬底1、设置在衬底1之上的埋层2以及设置在埋层2之上的外延层3。衬底1具有第一掺杂类型，埋层2具有与第一掺杂类型相反的第二掺杂类型。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。p型掺杂剂可包括硼(b)、铝(al)、铟(in)或其组合，而n型掺杂剂可包括磷(p)、砷(as)、锑(sb)或其组合。在一个实施例中，埋层2可以具有毯式(blanket)结构，其具有与衬底1基本上相同的水平延伸，平铺在衬底1上。在另一实施例中，埋层2可以具有图案化结构。本公开的实施例在此方面不做严格限制。
87.外延层3可以包括多个器件区域。出于图示的目的，图1中所示的外延层3包括第一器件区域111和第二器件区域112。例如，第一器件区域111可以是用于高压(hv)器件(例如hv晶体管)的hv器件区域。在一个实施例中，作为hv器件区域的第一器件区域111包括一个或多个横向双扩散金属氧化物半导体(ldmos)晶体管140。第一器件区域111是为在高电压范围内工作的器件准备的，例如，在大约100v的电压下。其他合适的电压值也是可行的。第二器件区域112可以用作低压(lv)或中压(mv)器件区域。在第二器件区域112是低压器件区域的情况下，其适合于容纳lv晶体管，而在第二器件区域是mv器件区域的情况下，其适合于容纳mv晶体管。在一个实施例中，第二器件区域112包括一个或多个互补金属氧化物半导体(cmos)晶体管。
88.如图1所示，ldmos晶体管140包括设置在外延层3的顶表面之上的栅极电极141。栅极电极141与外延层3之间设置有栅极电介质，例如第一氧化物层41。第一阱区113设置在外延层3中，用作ldmos晶体管140的本体(body)。第一阱区113包括与ldmos晶体管140的类型相反的掺杂类型。例如，对于n型ldmos晶体管140，第一阱区113包括p型掺杂物。对于p型ldmos晶体管140，第一阱区113包括n型掺杂物。第二阱区115设置在外延层3中，并且与第一阱区113间隔开。第二阱区115包括与ldmos晶体管140的类型相反的掺杂类型。对于n型ldmos晶体管140，第二阱区115包括p型掺杂物。对于p型ldmos晶体管140，第二阱区115包括n型掺杂物。ldmos晶体管140的源极和漏极可以形成在第一阱区113和第二阱区115中。漂移区114在第一阱区113和第二阱区115之间设置在外延层3中。漂移区114包括与ldmos晶体管
140的类型相同的掺杂类型。例如，对于n型ldmos晶体管140，漂移区114包括n型掺杂物。对于p型ldmos晶体管140，漂移区114包括p型掺杂物。第一器件区域111中设置有多个隔离区域91，例如浅沟槽隔离(sti)区域，以用于隔离外延层3中的不同掺杂区域。
89.如图1所示，第二器件区域112中设置有第一晶体管112a和第二晶体管112b。第二器件区域112中设置有多个隔离区域91，例如浅沟槽隔离(sti)区域，以用于隔离第一晶体管112a和第二晶体管112b。第一晶体管112a包括第三阱区118和设置在第三阱区118上方的栅极电极164。栅极电极164与第三阱区118之间设置有栅极电介质，例如第一氧化物层41。第三阱区118包括与第一晶体管112a的类型相反的掺杂物。第二晶体管112b包括第四阱区119和设置在第四阱区119上方的栅极电极164。栅极电极164与第四阱区119之间设置有栅极电介质，例如第一氧化物层41。第四阱区119包括与第二晶体管112b的类型相反的掺杂物。
90.在一个实施例中，第一晶体管112a和第二晶体管112b是相反极性类型的晶体管，从而形成互补金属氧化物半导体(cmos)晶体管。例如，当第一晶体管112a是p型晶体管时，第二晶体管112b是n型晶体管；而当第一晶体管112a是n型晶体管时，第二晶体管112b是p型晶体管。
91.为了将第一器件区域111与第二器件区域112隔离，在半导体主体11中形成了第一沟槽51、第二沟槽52和第三沟槽53，第一深沟槽结构511、第二深沟槽隔离结构521和第三深沟槽隔离结构531，以及第一掺杂区82。第一沟槽51从外延层3的顶表面延伸到衬底1中并且具有第一深度d1。换言之，第一沟槽51的底部低于衬底1的顶表面。第二沟槽52从外延层3的顶表面延伸到衬底1中，并且具有小于第一深度d1的第二深度d2。换言之，第二沟槽52的底部低于衬底1的顶表面，并且高于第一沟槽51的底部。第三沟槽53从外延层3的顶表面延伸到埋层2中，并且具有小于第二深度d2的第三深度d3。第一掺杂区82靠近第三沟槽53的侧壁形成在外延层3中并且具有第二掺杂类型。第一沟槽51、第二沟槽52和第三沟槽53可以在相同或不同的工序中形成，对此将在下文中进行详细说明。当第一沟槽51、第二沟槽52和第三沟槽53在相同的工序中形成时，可以通过提供不同的掩模开口大小来实现不同的沟槽深度。掩模开口越大，沟槽越深。相反，掩模开口越小，沟槽越浅。
92.第一深沟槽结构511设置在第一沟槽51中，以用于将衬底1电连接至外延层3的顶表面。在一个实施例中，如图1所示，第一深沟槽结构511包括衬垫7、介电层8和第一导电材料61。衬垫7形成在第一沟槽51的侧壁以及底部的一部分上，并且包括形成在第一沟槽51的底部处的第一开口71。衬垫7能够修复在对半导体主体11进行刻蚀以形成第一沟槽51时对沟槽侧壁造成的损伤，以便于其上沉积后续层。在一个实施例中，衬垫7包括氧化物，例如氧化硅。其他类型的衬垫也是可行的。介电层8在第一沟槽51中设置在衬垫7内部，并且包括从外延层3的顶表面延伸到位于第一沟槽51的底部处的衬垫7的第二开口54。第二开口54与第一开口71对准，从而形成从外延层3的顶表面延伸到第一沟槽51的底部的开口。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。第一导电材料61填充在第一开口71和第二开口54中，即从外延层3的顶表面延伸到第一沟槽51的底部并且与衬底1接触。以此布置，第一导电材料61能够用作衬底1的拾取(pick up)结构，以将衬底1电连接至外延层3的顶表面，这一方面能够将衬底1连接到任何想要的电位，从而免受噪声的影响，另一方面能够避免闩锁问题。此外，由于设置在第一沟槽51中的衬垫7和介电层8从外
延层3的顶表面延伸到沟槽底部，因而能够在一定程度上隔离不同器件区域，例如隔离第一器件区域111和第二器件区域112，从而增强第一器件区域111与第二器件区域112之间的隔离性能。
93.在一个实施例中，第一导电材料61包括具有第一掺杂类型的多晶硅。由于第一导电材料61与衬底1具有相同的掺杂类型，因而能够用作衬底1的拾取结构，从而以低电阻率将衬底1电连接至外延层3的顶表面，避免闩锁问题。在其他实施例中，其他类型的第一导电材料61也是可行的，只要能够将衬底1电连接至外延层3的顶表面即可。
94.第一深沟槽结构511可以具有其他结构，以用于将衬底1电连接至外延层3的顶表面。例如，在一些实施例中，可以省略介电层8，直接将第一导电材料61填充在由衬垫7所围绕形成的内部空间中。以此布置，同样能够将衬底1电连接至外延层3的顶表面。在一些实施例中，可以省略衬垫7，将介电层8直接形成在第一沟槽51的侧壁上，并且在介电层8内部填充第一导电材料61。以此布置，同样能够将衬底1电连接至外延层3的顶表面。此外，在一些实施例中，甚至可以同时省略衬垫7和介电层8，直接将第一导电材料61填充在第一沟槽51中。以此布置，同样能够将衬底1电连接至外延层3的顶表面。应当理解，第一深沟槽结构511可以具有各种结构，只要能够将衬底1电连接至外延层3的顶表面即可。
95.在一个实施例中，如图1所示，半导体器件100还包括第二掺杂区9。第二掺杂区9靠近第一沟槽51的底部形成在衬底1中。第二掺杂区9具有与衬底1相同的第一掺杂类型，并且具有高于衬底1的掺杂浓度。利用这样的布置，能够增强第一导电材料61与衬底1之间的电连接性能，更可靠地将衬底1电连接至外延层3的顶表面。当然，在衬底1的掺杂浓度比较高的情况下，可以省略第二掺杂区9。
96.第二深沟槽隔离结构521设置在第二沟槽52中，以用于隔离外延层3中的不同器件区域，例如用于隔离第一器件区域111与第二器件区域112。在一个实施例中，如图1所示，第二深沟槽隔离结构521包括衬垫7和介电层8。衬垫7设置在第二沟槽52的侧壁和底部处。衬垫7能够修复在对半导体主体11进行刻蚀以形成第二沟槽52时对沟槽侧壁造成的损伤，以便于其上沉积后续层。在一个实施例中，衬垫7包括氧化物，例如氧化硅。其他类型的衬垫也是可行的。介电层8在第二沟槽52中设置在衬垫7内部，并且完全填充或者部分地填充第二沟槽52。介电层8部分地填充第二沟槽52，一方面可以降低应力，另一方面可以降低寄生电容。例如，第二沟槽52中的介电层8中可以形成有气隙。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。由于设置在第二沟槽52中的衬垫7和介电层8从外延层3的顶表面延伸到沟槽底部，因而能够对外延层3中的不同器件区域进行隔离。在一个实施例中，第二沟槽52中的衬垫7和介电层8可以与第一沟槽51中的衬垫7和介电层8在相同的工序中形成。在另一实施例中，第二沟槽52中的衬垫7和介电层8可以与第一沟槽51中的衬垫7和介电层8在不同的工序中形成。
97.第二深沟槽隔离结构52可以具有其他结构，以用于隔离外延层3中的不同器件区域。例如，在一些实施例中，可以省略衬垫7，而将介电层8直接沉积到第二沟槽52中。以此布置，同样能够可靠地对外延层3中的不同器件区域进行隔离。
98.在一些实施例中，如图1所示，第一沟槽51的深度d1大于第二沟槽52的深度d2。然而，应当理解，在其他实施例中，第一沟槽51的d1可以接近于第二沟槽52的深度d2，这同样能够实现不同器件区域之间的可靠隔离。
99.第三深沟槽隔离结构531设置在第三沟槽53中，以用于隔离外延层3中的不同器件区域，例如用于隔离第一器件区域111与第二器件区域112。在一个实施例中，如图1所示，第三深沟槽隔离结构531包括衬垫7和介电层8。衬垫7设置在第三沟槽53的侧壁和底部处。衬垫7能够修复在对半导体主体11进行刻蚀以形成第三沟槽53时对沟槽侧壁造成的损伤，以便于其上沉积后续层。在一个实施例中，衬垫7包括氧化物，例如氧化硅。其他类型的衬垫也是可行的。介电层8在第三沟槽53中设置在衬垫7内部，并且完全填充第三沟槽53。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。由于设置在第三沟槽53中的衬垫7和介电层8从外延层3的顶表面延伸到沟槽底部，因而能够对外延层3中的不同器件区域进行隔离。在一个实施例中，第三沟槽53中的衬垫7和介电层8可以与第一沟槽51中的衬垫7和介电层8在相同的工序中形成。在另一实施例中，第三沟槽53中的衬垫7和介电层8可以与第一沟槽51中的衬垫7和介电层8在不同的工序中形成。
100.在一些实施例中，第三深沟槽隔离结构531可以包括：扩散材料81，部分地填充第三沟槽53；以及介电材料(例如氧化硅，未掺杂的多晶硅，氮化硅等)，在第三沟槽53中封住扩散材料81，扩散材料81与所述介电材料一起形成所述第三深沟槽隔离结构531。以此方式，介电材料能够确保第三沟槽53的开口被封住，防止后续的湿法刻蚀把第三沟槽53中的掺杂材料81也去除掉。扩散材料81是如在下文中将描述的用于通过热退火在外延层3中形成第一掺杂区82的材料。扩散材料81包含第二掺杂类型的掺杂物。在一个实施例中，当所述第一掺杂类型为p型时，扩散材料81包括pocl3玻璃和磷硅酸盐玻璃中的至少一项，并且掺杂物为磷元素。在一个实施例中，当第一掺杂类型为n型时，扩散材料81包括硼硅酸盐玻璃，并且掺杂物为硼元素。其他种类的扩散材料以及其他类型的掺杂物是可行的。
101.第一掺杂区82靠近第三沟槽53的侧壁形成在外延层3中并且具有与埋层2相同的第二掺杂类型。第一掺杂区82从外延层3的顶表面延伸到埋层2，以用于将埋层2电连接至外延层3的顶表面。由于第一掺杂区82与埋层2具有相同的掺杂类型，因而能够用作埋层2的拾取结构，从而以低电阻率将埋层2连接至外延层3的顶表面。
102.在一些实施例中，如图1所示，第一掺杂区82设置在第三沟槽53的两侧。在第三沟槽53的两侧同时设置第一掺杂区82能够增强埋层2的拾取结构的可靠性。即使当第三沟槽53的一侧的第一掺杂区82的电连接性能降低时，也能够通过第三沟槽53的另一侧的第一掺杂区82可靠地将埋层2电连接至外延层3的顶表面。在一些实施例中，可以仅在第三沟槽53的一侧设置第一掺杂区82，这同样能够实现将埋层2电连接至外延层3的顶表面，对此将在下文中进行详细说明。
103.在第一实施例中，第一深沟槽结构511、第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82能够实现不同的功能。具体而言，第一深沟槽结构511能够用作衬底1的拾取结构以将衬底1电连接至外延层3的顶表面。在第一深沟槽结构511还进一步包括衬垫7和介电层8的情况下，第一深沟槽结构511还能够在一定程度上隔离不同器件区域。第二深沟槽隔离结构521能够提供足够高的击穿电压(bv)，从而可靠地隔离外延层3中的不同器件区域。具体而言，相对于利用第一深沟槽结构511中的衬垫7和介电层8所实现的器件隔离效果来说，第二深沟槽隔离结构521中起隔离作用的介电层8(或还进一步包括衬垫7)的宽度更大，所起到的隔离效果更佳，因而能够提供更高的击穿电压(bv)。第三深沟槽隔离结构531能够进一步增强不同器件区域之间的隔离性能。因此，第一深沟槽结构511、第二深沟
槽隔离结构521和第三深沟槽隔离结构531共同作用，隔离效果增强，使得器件的可靠性得到提高。此外，第一掺杂区82能够用作埋层2的拾取结构以将埋层2电连接至外延层3的顶表面。由于埋层2埋得越深，所得到的半导体器件100就能够耐受更高的电压。然而，如何将如此深的埋层2接出来是一个挑战。与常规方案需要用多个掩模步骤来实现埋层2的接出相比，在沟槽侧壁用掺杂材料掺杂的方式更加经济有效。由于第一掺杂区82靠近第三深沟槽隔离结构531，因而第三深沟槽隔离结构531的隔离作用使得第一掺杂区82可以距离相邻区域更近，整个芯片或ic的结构布局更加紧凑，缩减面积，降低成本。以此方式，提供了一种可靠、高性能、简单且能有效降低成本的解决方案来集成各种合适的隔离结构，有效地将hv器件与同一ic中的其他器件隔离。
104.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521，而在不同器件区域之间设置第一深沟槽结构511、第三深沟槽隔离结构531和第一掺杂区82。在这样的实施例中，除了不包括第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他结构与结合图1所描述的半导体器件100类似，在此将不再赘述。
105.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511，而在不同器件区域之间设置第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82。在这样的实施例中，除了不包括第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他结构与结合图1所描述的半导体器件100类似，在此将不再赘述。
106.此外，应当理解的是，虽然在上文中描述的隔离结构用于隔离ldmos晶体管140与cmos晶体管112a和112b。但是，应当理解的是，上述隔离结构也可以用于隔离其他类型的器件区域，本公开的实施例在此方面不做严格限制。
107.图2a至图2o示出了根据本公开的第二实施例的用于制造半导体器件100的过程。图2a至图2o所示的过程可以用于制造图1所示的半导体器件100。在上文中结合图1对半导体器件100进行的描述可以结合于此。
108.如图2a所示，提供了半导体主体11。半导体主体11包括衬底1、设置在衬底1之上的埋层2以及设置在埋层2之上的外延层3。埋层2可以通过外延生长而形成在衬底1上。外延层3可以通过外延生长而形成在埋层2上。衬底1具有第一掺杂类型。埋层2具有与第一掺杂类型相反的第二掺杂类型。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。在一个实施例中，埋层2可以具有毯式结构，其具有与衬底1基本上相同的水平延伸，平铺在衬底1上。在另一实施例中，埋层2可以具有图案化结构。本公开的实施例在此方面不做严格限制。外延层3可以用于形成不同的器件区域。
109.此外，如图2a所示，在外延层3的顶表面上形成硬掩模层4。形成硬掩模层4可以包括：在外延层3的顶表面上生长第一氧化物层41；在第一氧化物层41上沉积氮化物层42；以及在氮化物层42上沉积第二氧化物层43。在其他实施例中，硬掩模层4可以具有其他结构，本公开的实施例对此不做严格限制。
110.如图2b所示，使用单个软掩模层10对硬掩模层4进行第一刻蚀，以在硬掩模层4中
同时形成贯穿硬掩模层4的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530。在一个实施例中，第一沟槽开口510的宽度大于第二沟槽开口520的宽度，第二沟槽开口520的宽度大于第三沟槽开口530的宽度。
111.如图2c所示，从硬掩模层4的顶表面剥离了单个软掩模层10。随后，使用硬掩模层4对半导体主体11进行第二刻蚀，以在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51、与第二沟槽开口520对准的第二沟槽52以及与第三沟槽开口530对准的第三沟槽53。第一沟槽51从外延层3的顶表面延伸到衬底1中，并且具有第一深度d1。第二沟槽52从外延层3的顶表面延伸到衬底1中并且具有第二深度d2。第三沟槽53从外延层3的顶表面延伸到埋层2中并且具有第三深度d3。由于第一沟槽开口510的宽度大于第二沟槽开口520的宽度并且第二沟槽开口520的宽度大于第三沟槽开口530的宽度，因此第一沟槽51的第一深度d1大于第二沟槽52的第二深度d2，并且第二沟槽52的第二深度d2大于第三沟槽53的第三深度d3。
112.在一些实施例中，与结合图2b和图2c所描述的第一刻蚀和第二刻蚀不同，可以使用单个软掩模层10对硬掩模层4和半导体主体11进行单次刻蚀，以在硬掩模层4中同时形成贯穿硬掩模层4的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530，并且在半导体主体11中同时形成与第一沟槽开口510对准的第一沟槽51、与第二沟槽开口520对准的第二沟槽52以及与第三沟槽开口530对准的第三沟槽53。
113.如图2d所示，去除了第二氧化物层43。应当理解的是，去除第二氧化物层43的步骤是可选的。在其他实施例中，可以在不去除第二氧化物层43的情况下进行后续步骤。
114.如图2e所示，沉积适当厚度的扩散材料81，使得扩散材料81完全填充第三沟槽53，而第一沟槽51和第二沟槽52仅被部分地填充。扩散材料81包含第二掺杂类型的掺杂物。在一个实施例中，当所述第一掺杂类型为p型时，扩散材料81包括pocl3玻璃和磷硅酸盐玻璃中的至少一项，并且掺杂物为磷元素。在一个实施例中，当第一掺杂类型为n型时，扩散材料81包括硼硅酸盐玻璃，并且掺杂物为硼元素。其他种类的扩散材料以及其他类型的掺杂物是可行的。
115.如图2f所示，对扩散材料81进行各向同性刻蚀(例如湿法刻蚀)，以去除第一沟槽51和第二沟槽52中的扩散材料81，而仅保留第三沟槽53中的扩散材料81。在一些实施例中，可以在第一沟槽51和/或第二沟槽52的底部进行离子注入，以靠近第一沟槽51和/或第二沟槽52的底部在衬底1中分别形成相应的掺杂区。掺杂区具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。通过在第二沟槽52的下方形成掺杂区，可以降低横向寄生三极管的增益(基区浓度增加)，从而抑制横向漏电。在一些实施例中，在各向同性刻蚀之后并且在对第一沟槽51和/或第二沟槽52的底部进行离子注入之前，可以在第一沟槽51和第二沟槽52中以及第三沟槽53的上表面形成一层非常薄的保护层(例如非掺杂二氧化硅/氮化硅)，避免在第一沟槽51和/或第二沟槽52的侧面被注入离子，同时防止在第三沟槽53的中的掺杂元素从第三沟槽53的上部逃离。
116.如图2g所示，对扩散材料81进行热退火，以使扩散材料81中的第二掺杂类型的掺杂物扩散到外延层3中的靠近第三沟槽53的侧壁的区域中，形成第一掺杂区82。第一掺杂区82被形成在第三沟槽53的两侧，并且从外延层3的顶表面延伸到埋层2，以用于将埋层2电连接至外延层3的顶表面。由于第一掺杂区82与埋层2具有相同的第二掺杂类型，因而能够用
作埋层2的拾取结构，从而以低电阻率将埋层2连接至外延层3的顶表面。此外，由于埋层2中的掺杂物在热退火过程中也可能会向上扩散到外延层3中或者向下扩散到衬底1中。因此，埋层2可以具有比图2g中所示的延伸范围更大的延伸范围，例如向上延伸到外延层3中一定深度或者向下延伸到衬底1中一定深度。在这样的情况下，在半导体主体11中形成的第三沟槽53可以不延伸到埋层2中(当然，延伸到埋层2中仍然是可行的)，而是第三沟槽53的底部可以向上移动到图2g所示的外延层3中靠近埋层2的位置处(例如距图2g所示的埋层2的顶表面在几微米量级的范围内)。在热退火的过程中，埋层2向上延伸并且与第一掺杂区82相接触。因此，利用这样的布置，第一掺杂区82同样能够可靠地将埋层2电连接至外延层3的顶表面。
117.如图2h所示，对第三沟槽53中的扩散材料81进行各向同性刻蚀，以将扩散材料81从第三沟槽53中完全去除。
118.在一些实施例中，与图2e至图2h所示的步骤不同，也可以通过在第三沟槽53的侧壁上进行第二掺杂类型的掺杂物的倾斜角度注入来形成第一掺杂区82。可选地，在注入第二掺杂类型的掺杂物之后，可以通过热退火步骤使第二掺杂类型的掺杂物在外延层3中进一步扩散。
119.如图2i所示，对第一沟槽51、第二沟槽52以及第三沟槽53进行加衬，以在第一沟槽51、第二沟槽52以及第三沟槽53的侧壁和底部上形成衬垫7。衬垫7能够修复在对半导体主体11进行刻蚀以形成第一沟槽51、第二沟槽52和第三沟槽53时对沟槽侧壁造成的损伤，以便于其上沉积后续层。在一个实施例中，衬垫7包括氧化物，例如氧化硅。其他类型的衬垫也是可行的。
120.如图2j所示，沉积介电层8，使得介电层8在第一沟槽51中形成从外延层3的顶表面朝向第一沟槽51的底部延伸的第二开口54，并且介电层8完全填充第二沟槽52和第三沟槽53。在一些实施例中，介电层8可以部分地填充第二沟槽52，这一方面可以降低应力，另一方面可以降低寄生电容。例如，第二沟槽52中的介电层8中可以形成有气隙。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。第二沟槽52中的衬垫7和介电层8形成第二深沟槽隔离结构521，并且第三沟槽53中的衬垫7和介电层8形成第三深沟槽隔离结构531，以用于隔离将在后续步骤中在外延层3中形成的不同器件区域。
121.如图2k所示，对介电层8和衬垫7进行各向异性刻蚀，以从氮化物层42的顶表面去除介电层8，并且使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71。可选地，可以穿过第二开口54和第一开口71对衬底1进行离子注入，以靠近第一沟槽51的底部在衬底1中形成第二掺杂区9。第二掺杂区9具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。在衬底1的掺杂浓度比较高的情况下，可以省略第二掺杂区9。此外，在一些实施例中，可以在对介电层8和衬垫7进行各向异性刻蚀之前，在衬底1中靠近第一沟槽51的底部进行离子注入以形成第二掺杂区9。此外，在一些实施例中，可以在形成衬垫7之后并且在形成介电层8之前，在衬底1中靠近第一沟槽51的底部进行离子注入以形成第二掺杂区9。在其他工序中形成第二掺杂区9也是可行的，例如，可以在对扩散材料81进行热退火之后并且在形成衬垫7之前。
122.如图2l所示，沉积第一导电材料61，使得第一导电材料61填充第一开口71和第二开口54，并且覆盖氮化物层42的顶表面。在一个实施例中，第一导电材料61包括具有第一掺
杂类型的多晶硅。其他类型的第一导电材料61也是可行的。
123.如图2m所示，通过化学机械抛光(cmp)工艺去除多余的第一导电材料61，然后进行回蚀工艺。在一些实施例中，可以不进行cmp，而直接进行回蚀工艺。
124.如图2n所示，剥离了氮化物层42。第一沟槽51中的衬垫7、介电层8以及第一导电材料61可以形成第一深沟槽结构511。由于第一导电材料61从外延层3的顶表面延伸到第一沟槽51的底部并且与衬底1接触，因此第一导电材料61能够用作衬底1的拾取结构，以将衬底1电连接至外延层3的顶表面。此外，由于设置在第一沟槽51中的衬垫7和介电层8从外延层3的顶表面延伸到沟槽底部，因而能够在一定程度上隔离不同器件区域，从而增强隔离性能。
125.如图2o所示，可以在外延层3中形成多个器件区域。出于说明性的目的，在图2o中所示的外延层3中示出了第一器件区域111和第二器件区域112。例如，第一器件区域111可以是高压(hv)器件(例如hv晶体管)的hv器件区域。在一个实施例中，可以在第一器件区域111中形成ldmos晶体管140，并且在第一器件区域111中形成多个隔离区域91，例如sti区域，以用于隔离外延层3中的不同掺杂区域。第二器件区域112可以用作低压(lv)或中压(mv)器件区域。在一个实施例中，可以在第二器件区域112中形成第一晶体管112a和第二晶体管112b，并且在第二器件区域112中形成多个隔离区域91，例如浅沟槽隔离(sti)区域，以用于隔离第一晶体管112a和第二晶体管112b。关于ldmos晶体管140以及第一晶体管112a和第二晶体管112b的示例性结构，可以参考在上文中结合图1进行的描述，在此将不再赘述。
126.在一些实施例中，扩散材料81可以部分地填充第三沟槽53，随后在第三沟槽53中继续填充介电材料(例如氧化硅，未掺杂的多晶硅，氮化硅等)，以封住扩散材料81。随后，对扩散材料81进行热退火，以使扩散材料81中的第二掺杂类型的掺杂物扩散到外延层3中的靠近第三沟槽53的侧壁的区域中，形成第一掺杂区82。而且，以此方式，扩散材料81可以与介电材料一起形成第三深沟槽隔离结构531。
127.至此，在根据本公开的第二实施例中，通过图2a至图2o所示的示例性步骤，获得了图1中所示的半导体器件100。在这样的实施例中，仅通过一个掩模步骤和在半导体主体11中的一个深沟槽刻蚀步骤就形成了第一深沟槽结构511、第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82，而无需额外的掩模步骤以及额外的热步骤，因此非常具有成本效益。
128.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511、第三深沟槽隔离结构531和第一掺杂区82。为此，在图2b所示使用单个软掩模层10对硬掩模层4进行第一刻蚀的步骤中，在硬掩模层4中同时形成贯穿硬掩模层4的第一沟槽开口510和第三沟槽开口530而不形成图2b所示的第二沟槽开口520。而在图2c所示使用硬掩模层4对半导体主体11进行第二刻蚀的步骤中，在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51以及与第三沟槽开口530对准的第三沟槽53而不形成图2c所示的与第二沟槽开口520对准的第二沟槽52。如此，在随后的制造步骤中，例如，在图2i所示的形成衬垫7的步骤和图2j所示的形成介电层8的步骤中便不存在对第二沟槽52进行操作，不会形成第二深沟槽隔离结构521。在这样的实施例中，除了不形成第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他制造步骤与结合图2a至图2o所描述的半导体器件100的制造步骤类似，在此将不再赘述。
129.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82。为此，在图2b所示使用单个软掩模层10对硬掩模层4进行第一刻蚀的步骤中，在硬掩模层4中同时形成贯穿硬掩模层4的第二沟槽开口520和第三沟槽开口530而不形成图2b所示的第一沟槽开口510。而在图2c所示使用硬掩模层4对半导体主体11进行第二刻蚀的步骤中，在半导体主体11中形成与第二沟槽开口520对准的第二沟槽52以及与第三沟槽开口530对准的第三沟槽53而不形成图2c所示的与第一沟槽开口510对准的第一沟槽51。如此，在随后的制造步骤中，例如，在图2i所示的形成衬垫7的步骤和图2j所示的形成介电层8的步骤中便不存在对第一沟槽51进行操作。而随后关于第一沟槽51和第一深沟槽结构511制作的步骤亦可省略，例如可省略下列步骤：图2k中使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71的步骤；图2k中形成第二掺杂区9的步骤(若有)；图2l中形成第一导电材料61的步骤；图2m中的去除第一导电材料61的步骤。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图2a至图2o所描述的半导体器件100的制造步骤类似，在此将不再赘述。
130.图3a至图3j示出了根据本公开的第三实施例的用于制造半导体器件100的过程。
131.如图3a所示，提供了半导体主体11。半导体主体11包括衬底1、设置在衬底1之上的埋层2以及设置在埋层2之上的外延层3。此外，如图3a所示，在外延层3的顶表面上形成硬掩模层4。硬掩模层4包括第一氧化物层41、在第一氧化物层41上的氮化物层42以及在氮化物层42上的第二氧化物层43。图3a所示的过程与图2a所示的过程类似，在此将不再赘述。
132.如图3b所示，使用单个软掩模层10对硬掩模层4以及外延层3进行第一刻蚀，以在硬掩模层4中同时形成贯穿硬掩模层4的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530，并且在外延层3中形成分别与第一沟槽开口510、第二沟槽开口520以及第三沟槽开口530对准的第一浅沟槽555。
133.如图3c所示，从硬掩模层4的顶表面剥离了单个软掩模层10。应当理解，在一些实施例中，可以在形成了第一沟槽51、第二沟槽52和第三沟槽53之后再去除单个软掩模层10。随后，在第一沟槽开口510、第二沟槽开口520、第三沟槽开口530以及第一浅沟槽555中沉积薄保护层，并且对薄保护层进行各向异性刻蚀，以在第一沟槽开口510、第二沟槽开口520、第三沟槽开口530以及第一浅沟槽555的侧壁上形成侧墙556。在一个实施例中，薄保护层例如是薄氮化物层。包含其他保护性材料的薄保护层也是可行的。
134.如图3d所示，使用硬掩模层4对半导体主体11进行第二刻蚀，以在半导体主体11中形成与第一沟槽开口510对应的第一沟槽51、与第二沟槽开口520对应的第二沟槽52以及与第三沟槽开口530对应的第三沟槽53。图3d所示的过程与图2c所示的过程类似，在此将不再赘述。应当理解的是，由于侧墙556的存在，在对半导体主体11进行第二刻蚀时，半导体主体11的位于侧墙556正下方的部分将不会被刻蚀掉，使得所形成的第一沟槽51、第二沟槽52和第三沟槽53通过第二刻蚀形成的部分的宽度略窄于相应的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530的宽度。然而，由于侧墙556在横向方向上的厚度较小，因此第一沟槽51、第二沟槽52和第三沟槽53与相应的第一沟槽开口510、第二沟槽开口520和第三沟
槽开口530仍然基本上对准。在一些实施例中，可以在第一沟槽51和/或第二沟槽52的底部进行离子注入，以靠近第一沟槽51和/或第二沟槽52的底部在衬底1中分别形成相应的掺杂区。掺杂区具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。通过在第二沟槽52的下方形成掺杂区，可以降低横向寄生三极管的增益(基区浓度增加)，从而抑制横向漏电。
135.如图3e所示，去除了第二氧化物层43。应当理解的是，去除第二氧化物层43的步骤是可选的。在其他实施例中，可以在不去除第二氧化物层43的情况下进行后续步骤。
136.如图3f所示，沉积适当厚度的扩散材料81，使得扩散材料81完全填充第三沟槽53，而第一沟槽51和第二沟槽52仅被部分地填充。图3f所示的过程与图2e所示的过程类似，在此将不再赘述。
137.如图3g所示，对扩散材料81进行各向同性刻蚀(例如湿法刻蚀)，以去除第一沟槽51和第二沟槽52中的扩散材料81，而仅保留第三沟槽53中的扩散材料81。在对扩散材料81进行刻蚀的过程中，侧墙556可以保护第一氧化物层41免受刻蚀的影响。除此之外，图3g所示的过程与图2f所示的过程类似，在此将不再赘述。在一些实施例中，可以在第一沟槽51和第二沟槽52的底部进行离子注入，以靠近第一沟槽51和第二沟槽52的底部在衬底1中分别形成相应的掺杂区。掺杂区具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。通过在第二沟槽52的下方形成掺杂区，可以降低横向寄生三极管的增益(基区浓度增加)，从而抑制横向漏电。
138.如图3h所示，对扩散材料81进行热退火，以使扩散材料81中的第二掺杂类型的掺杂物扩散到外延层3中的靠近第三沟槽53的侧壁的区域中，形成第一掺杂区82。图3h所示的过程与图2g所示的过程类似，在此将不再赘述。
139.如图3i所示，对第三沟槽53中的扩散材料81进行各向同性刻蚀，以将扩散材料81从第三沟槽53中完全去除。在对扩散材料81进行刻蚀的过程中，侧墙556可以保护第一氧化物层41免受刻蚀的影响。除此之外，图3i所示的过程与图2h所示的过程类似，在此将不再赘述。
140.如图3j所示，通过各向同性刻蚀从沟槽侧壁去除了侧墙556。至此，得到了与图2h所示的结构类似的结构，区别仅在于第一沟槽51、第二沟槽52和第三沟槽53通过第二刻蚀形成的部分的宽度略窄于相应的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530的宽度，如结合图3d所描述的那样。随后，可以采用与结合图2i至图2o所描述的方式类似的方式来形成半导体器件100，在此将不再赘述。
141.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511、第三深沟槽隔离结构531和第一掺杂区82。为此，在图3b所示使用单个软掩模层10对硬掩模层4进行第一刻蚀的步骤中，在硬掩模层4中同时形成贯穿硬掩模层4的第一沟槽开口510和第三沟槽开口530而不形成图3b所示的第二沟槽开口520，在外延层3中也不会形成与第二沟槽开口520对准的第一浅沟槽555。如此，在图3c所示的形成侧墙556的步骤中便不存在在第二沟槽开口520和与第二沟槽开口520对准的第一浅沟槽555中形成侧墙556。而在图3d所示使用硬掩模层4对半导体主体11进行第二刻蚀的步骤中，在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51以及与第三沟槽开口530对准的第三沟槽53而不形成图3d所示的与第二沟槽开口520对准的第二沟槽52。在这样的实施例中，除了不形成第二沟槽52和
第二深沟槽隔离结构521之外，半导体器件100的其他制造步骤与结合图3a至图3j所描述的半导体器件100的制造步骤类似，在此将不再赘述。
142.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82。为此，在图3b所示使用单个软掩模层10对硬掩模层4进行第一刻蚀的步骤中，在硬掩模层4中同时形成贯穿硬掩模层4的第二沟槽开口520和第三沟槽开口530而不形成图3b所示的第一沟槽开口510。如此，在图3c所示的形成侧墙556的步骤中便不存在在第一沟槽开口510和与第一沟槽开口510对准的第一浅沟槽555中形成侧墙556。而在图3d所示使用硬掩模层4对半导体主体11进行第二刻蚀的步骤中，在半导体主体11中形成与第二沟槽开口520对准的第二沟槽52以及与第三沟槽开口530对准的第三沟槽53而不形成图3d所示的与第一沟槽开口510对准的第一沟槽51。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图3a至图3j所描述的半导体器件100的制造步骤类似，在此将不再赘述。
143.图4a至图4e示出了根据本公开的第四实施例的用于制造半导体器件100的过程。根据本公开的第四实施例的用于制造半导体器件100的过程与结合图2a至图2o所描述的根据本公开的第二实施例的用于制造半导体器件100的过程类似，在此将仅描述二者之间的区别，而对于相同或相似的部分将不再赘述。
144.图4a所示的结构与图2d所示的结构相同，其中已经形成了第一沟槽51、第二沟槽52和第三沟槽53。图4a所示的结构可以采用结合图2a至图2d所描述的方式来获得，在此将不再赘述。
145.如图4b所示，沉积适当厚度的扩散材料81，使得扩散材料81部分地填充第一沟槽51、第二沟槽52和第三沟槽53。如在上文中所描述的，在图2e所示的沉积过程中，第三沟槽53被扩散材料81完全填充。而在图4b所示的沉积过程中，第三沟槽53被扩散材料81部分地填充。利用扩散材料81部分地填充第三沟槽53使得沉积过程更易于控制。在一个实施例中，可以在第三沟槽53中形成气隙810。除此之外，图4b所示的过程与图2e所示的过程类似，在此将不再赘述。
146.如图4c所示，对扩散材料81进行各向同性刻蚀(例如湿法刻蚀)，以去除第一沟槽51和第二沟槽52中的扩散材料81，而仅保留第三沟槽53中的扩散材料81。图4c所示的过程与图2f所示的过程类似，在此将不再赘述。
147.如图4d所示，对扩散材料81进行热退火，以使扩散材料81中的第二掺杂类型的掺杂物扩散到外延层3中的靠近第三沟槽53的侧壁的区域中，形成第一掺杂区82。图4d所示的过程与图2g所示的过程类似，在此将不再赘述。
148.如图4e所示，对第三沟槽53中的扩散材料81进行各向同性刻蚀，以将扩散材料81从第三沟槽53中完全去除。图4e所示的过程与图2h所示的过程类似，在此将不再赘述。至此，得到了与图2h所示的结构类似的结构。随后，可以采用与结合图2i至图2o所描述的方式类似的方式来形成半导体器件100，在此将不再赘述。
149.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511、第三
深沟槽隔离结构531和第一掺杂区82。在这样的实施例中，除了不形成第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他制造步骤与结合图4a至图4e所描述的半导体器件100的制造步骤类似，在此将不再赘述。
150.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图4a至图4e所描述的半导体器件100的制造步骤类似，在此将不再赘述。
151.图5a至图5j示出了根据本公开的第五实施例的用于制造半导体器件100的过程。
152.如图5a所示，提供了半导体主体11。半导体主体11包括衬底1、设置在衬底1之上的埋层2以及设置在埋层2之上的外延层3。此外，如图3a所示，在外延层3的顶表面上形成硬掩模层4。硬掩模层4包括第一氧化物层41、在第一氧化物层41上的氮化物层42以及在氮化物层42上的第二氧化物层43。图5a所示的过程与图3a所示的过程类似，在此将不再赘述。
153.如图5b所示，使用单个软掩模层10对硬掩模层4以及外延层3进行第一刻蚀，以在硬掩模层4中同时形成贯穿硬掩模层4的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530，并且在外延层3中形成分别与第一沟槽开口510、第二沟槽开口520以及第三沟槽开口530对准的第一浅沟槽555。图5b所示的过程与图3b所示的过程类似，在此将不再赘述。
154.如图5c所示，从硬掩模层4的顶表面剥离了单个软掩模层10。应当理解，在一些实施例中，可以在形成了第一沟槽51、第二沟槽52和第三沟槽53之后再去除单个软掩模层10。随后，在第一沟槽开口510、第二沟槽开口520、第三沟槽开口530以及第一浅沟槽555中沉积薄保护层，并且对薄保护层进行各向异性刻蚀，以在第一沟槽开口510、第二沟槽开口520、第三沟槽开口530以及第一浅沟槽555的侧壁上形成侧墙556。在一个实施例中，薄保护层例如是薄氮化物层。包含其他保护性材料的薄保护层也是可行的。图5c所示的过程与图3c所示的过程类似，在此将不再赘述。
155.如图5d所示，使用硬掩模层4对半导体主体11进行第二刻蚀，以在半导体主体11中形成与第一沟槽开口510对应的第一沟槽51、与第二沟槽开口520对应的第二沟槽52以及与第三沟槽开口530对应的第三沟槽53。图5d所示的过程与图3d所示的过程类似，在此将不再赘述。应当理解的是，由于侧墙556的存在，在对半导体主体11进行第二刻蚀时，半导体主体11的位于侧墙556正下方的部分将不会被刻蚀掉，使得所形成的第一沟槽51、第二沟槽52和第三沟槽53通过第二刻蚀形成的部分的宽度略窄于相应的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530的宽度。然而，由于侧墙556在横向方向上的厚度较小，因此第一沟槽51、第二沟槽52和第三沟槽53与相应的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530仍然基本上对准。在一些实施例中，可以在第一沟槽51和/或第二沟槽52的底部进行离子注入，以靠近第一沟槽51和/或第二沟槽52的底部在衬底1中分别形成相应的掺杂区。掺杂区具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。通过在第二沟槽52的下方形成掺杂区，可以降低横向寄生三极管的增益(基区浓度增加)，从而抑制横向漏电。
156.如图5e所示，去除了第二氧化物层43。应当理解的是，去除第二氧化物层43的步骤是可选的。在其他实施例中，可以在不去除第二氧化物层43的情况下进行后续步骤。图5e所
示的过程与图3e所示的过程类似，在此将不再赘述。
157.如图5f所示，沉积适当厚度的扩散材料81，使得扩散材料81部分地填充第一沟槽51、第二沟槽52和第三沟槽53。利用扩散材料81部分地填充第三沟槽53使得沉积过程更易于控制。在一个实施例中，可以在第三沟槽53中形成气隙810。图5f所示的过程与图4b所示的过程类似，在此将不再赘述。
158.如图5g所示，对扩散材料81进行各向同性刻蚀(例如湿法刻蚀)，以去除第一沟槽51和第二沟槽52中的扩散材料81，而仅保留第三沟槽53中的扩散材料81。在对扩散材料81进行刻蚀的过程中，侧墙556可以保护第一氧化物层41免受刻蚀的影响。图5g所示的过程与图4c所示的过程类似，在此将不再赘述。
159.如图5h所示，对扩散材料81进行热退火，以使扩散材料81中的第二掺杂类型的掺杂物扩散到外延层3中的靠近第三沟槽53的侧壁的区域中，形成第一掺杂区82。图5h所示的过程与图4d所示的过程类似，在此将不再赘述。
160.如图5i所示，对第三沟槽53中的扩散材料81进行各向同性刻蚀，以将扩散材料81从第三沟槽53中完全去除。在对扩散材料81进行刻蚀的过程中，侧墙556可以保护第一氧化物层41免受刻蚀的影响。图5i所示的过程与图4e所示的过程类似，在此将不再赘述。
161.如图5j所示，通过各向同性刻蚀从沟槽侧壁去除了侧墙556。至此，得到了与图2h所示的结构类似的结构，区别仅在于第一沟槽51、第二沟槽52和第三沟槽53通过第二刻蚀形成的部分的宽度略窄于相应的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530的宽度，如结合图5d所描述的那样。随后，可以采用与结合图2i至图2o所描述的方式类似的方式来形成半导体器件100，在此将不再赘述。
162.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511、第三深沟槽隔离结构531和第一掺杂区82。为此，在图5b所示使用单个软掩模层10对硬掩模层4进行第一刻蚀的步骤中，在硬掩模层4中同时形成贯穿硬掩模层4的第一沟槽开口510和第三沟槽开口530而不形成图5b所示的第二沟槽开口520。如此，在图5c所示的形成侧墙556的步骤中便不存在在第二沟槽开口520和与第二沟槽开口520对准的第一浅沟槽555中形成侧墙556。而在图5d所示使用硬掩模层4对半导体主体11进行第二刻蚀的步骤中，在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51以及与第三沟槽开口530对准的第三沟槽53而不形成图5d所示的与第二沟槽开口520对准的第二沟槽52。如此，在随后的制造步骤中，例如，在图5f所示的沉积扩散材料81的步骤和图5g所示的对扩散材料81进行去除的步骤中便不存在对第二沟槽52进行操作。在这样的实施例中，除了不形成第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他制造步骤与结合图5a至图5j所描述的半导体器件100的制造步骤类似，在此将不再赘述。
163.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82。为此，在图5b所示使用单个软掩模层10对硬掩模层4进行第一刻蚀的步骤中，在硬掩模层4中同时形成贯穿硬掩模层4的第二沟槽开口520和第三沟槽开口530而不形成图5b所示的第一沟槽开口510。如此，在图5c所
示的形成侧墙556的步骤中便不存在在第一沟槽开口510和与第一沟槽开口510对准的第一浅沟槽555中形成侧墙556。而在图5d所示使用硬掩模层4对半导体主体11进行第二刻蚀的步骤中，在半导体主体11中形成与第二沟槽开口520对准的第二沟槽51以及与第三沟槽开口530对准的第三沟槽53而不形成图5d所示的与第一沟槽开口510对准的第一沟槽51。如此，在随后的制造步骤中，例如，在图5f所示的沉积扩散材料81的步骤和图5g所示的对扩散材料81进行去除的步骤中便不存在对第一沟槽52进行操作。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图5a至图5j所描述的半导体器件100的制造步骤类似，在此将不再赘述。
164.图6示出了根据本公开的第六实施例的半导体器件100的示意性截面图。图6所示的半导体器件100与图1所示的半导体器件100具有类似的结构，区别在于第一掺杂区82仅设置在第三沟槽53的一侧，而非第三沟槽53的两侧。在一个实施例中，第一掺杂区82形成在第二沟槽52与第三沟槽53之间。与图1所示的半导体器件100相比，通过去除了在第三沟槽53的另一侧的第一掺杂区82，而仅将第一掺杂区82设置在第二沟槽52与第三沟槽53之间，使得器件结构更加紧凑，可以减小器件面积。在其他实施例中，第一掺杂区82可以形成在第一沟槽51、第二沟槽52和第三沟槽53中的任何两个沟槽之间。另外，第三深沟槽隔离结构531也可以提供很好的横向高压隔离性能，对于ldmos和demos等器件可以节省很多器件面积。图6所示的半导体器件100的其他结构与图1所示的半导体器件100的结构类似，在此将不再赘述。
165.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521，而在不同器件区域之间设置第一深沟槽结构511、第三深沟槽隔离结构531和第一掺杂区82。在这样的实施例中，除了不包括第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他结构与结合图6所描述的半导体器件100类似，在此将不再赘述。
166.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511，而在不同器件区域之间设置第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82。在这样的实施例中，除了不包括第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他结构与结合图6所描述的半导体器件100类似，在此将不再赘述。
167.图7a至图7l示出了根据本公开的第七实施例的用于制造半导体器件的过程。图7a至图7l所示的过程可以用于制造图6所示的半导体器件100。在上文中结合图6对半导体器件100进行的描述可以结合于此。
168.如图7a所示，提供了半导体主体11。半导体主体11包括衬底1、设置在衬底1之上的埋层2以及设置在埋层2之上的外延层3。埋层2可以通过外延生长而形成在衬底1上。外延层3可以通过外延生长而形成在埋层2上。衬底1具有第一掺杂类型。埋层2具有与第一掺杂类型相反的第二掺杂类型。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。在一个实施例中，埋层2可以具有毯式结构，其具有与衬底1基本上相同的水平延伸，平铺在衬底1上。在另一实施例中，埋层2可以具有图案化结构。本公开的实施例在此方面不做严格限制。外延层3可以用于形成不同
的器件区域。
169.此外，如图7a所示，在外延层3的顶表面上形成硬掩模层4。形成硬掩模层4可以包括：在外延层3的顶表面上生长第一氧化物层41；在第一氧化物层41上沉积氮化物层42；以及在氮化物层42上沉积第二氧化物层43。在其他实施例中，硬掩模层4可以具有其他结构，本公开的实施例对此不做严格限制。
170.如图7b所示，使用第一软掩模层101对硬掩模层4进行第一刻蚀，以在硬掩模层4中同时形成贯穿硬掩模层4的第一沟槽开口510、第二沟槽开口520和第三沟槽开口530。在一个实施例中，第一沟槽开口510的宽度大于第二沟槽开口520的宽度，第二沟槽开口520的宽度大于第三沟槽开口530的宽度。
171.如图7c所示，剥离了第一软掩模层101。随后，在硬掩模层4上形成第二软掩模层102，第二软掩模层102包括第三开口1021，第三开口1021暴露硬掩模层4的靠近第三沟槽开口530的一个或多个部分。随后，经由第三开口1021将第二掺杂类型的掺杂物注入到外延层3中，以在外延层中形成注入区12。在一个实施例中，当所述第一掺杂类型为p型时，掺杂物为磷元素，以及当第一掺杂类型为n型时，掺杂物为硼元素。其他种类的掺杂物也是可行的。
172.如图7d所示，从硬掩模层4的顶表面剥离了第二软掩模层102。随后，使用硬掩模层4对半导体主体11进行第二刻蚀，以在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51、与第二沟槽开口520对准的第二沟槽52以及与第三沟槽开口530对准的第三沟槽53。第一沟槽51从外延层3的顶表面延伸到衬底1中，并且具有第一深度d1。第二沟槽52从外延层3的顶表面延伸到衬底1中并且具有第二深度d2。第三沟槽53从外延层3的顶表面延伸到埋层2中并且具有第三深度d3。由于第一沟槽开口510的宽度大于第二沟槽开口520的宽度并且第二沟槽开口520的宽度大于第三沟槽开口530的宽度，因此第一沟槽51的第一深度d1大于第二沟槽52的第二深度d2，并且第二沟槽52的第二深度d2大于第三沟槽53的第三深度d3。在一个实施例中，如图7d所示，注入区12位于第二沟槽52与第三沟槽53之间。注入区12的其他布置是可行的。
173.如图7e所示，去除了第二氧化物层43。应当理解的是，去除第二氧化物层43的步骤是可选的。在其他实施例中，可以在不去除第二氧化物层43的情况下进行后续步骤。在一些实施例中，可以在第一沟槽51和/或第二沟槽52的底部进行离子注入，以靠近第一沟槽51和/或第二沟槽52的底部在衬底1中分别形成相应的掺杂区。掺杂区具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。通过在第二沟槽52的下方形成掺杂区，可以降低横向寄生三极管的增益(基区浓度增加)，从而抑制横向漏电。
174.如图7f所示，对第一沟槽51、第二沟槽52以及第三沟槽53进行加衬，以在第一沟槽51、第二沟槽52以及第三沟槽53的侧壁和底部上形成衬垫7。衬垫7能够修复在对半导体主体11进行刻蚀以形成第一沟槽51、第二沟槽52和第三沟槽53时对沟槽侧壁造成的损伤，以便于其上沉积后续层。在一个实施例中，衬垫7包括氧化物，例如氧化硅。其他类型的衬垫也是可行的。
175.此外，如图7f所示，对注入区12中的第二掺杂类型的掺杂物进行热退火，以在外延层3中的靠近第三沟槽53的侧壁的区域中形成第一掺杂区82，第一掺杂区82从外延层3的顶表面延伸到埋层2。由于第一掺杂区82与埋层2具有相同的掺杂类型，因而能够用作埋层2的拾取结构，从而以低电阻率将埋层2连接至外延层3的顶表面。由于埋层2中的掺杂物在热退
火过程中可能会向上扩散到外延层3中或者向下扩散到衬底1中。因此，埋层2可以具有比图7e中所示的延伸范围更大的延伸范围，例如向上延伸到外延层3中一定深度或者向下延伸到衬底1中一定深度。在这样的情况下，在半导体主体11中形成的第三沟槽53可以不延伸到埋层2中(当然，延伸到埋层2中仍然是可行的)，而是第三沟槽53的底部可以向上移动到图7f所示的外延层3中靠近埋层2的位置处(例如距图7f所示的埋层2的顶表面在几微米量级的范围内)。在热退火的过程中，埋层2向上延伸并且与第一掺杂区82相接触。因此，利用这样的布置，第一掺杂区82同样能够可靠地将埋层2电连接至外延层3的顶表面。
176.此外，在注入区12位于第二沟槽52与第三沟槽53之间的情况下，第二沟槽52与第三沟槽53能够限制注入区12中的掺杂物的横向扩散，将第一掺杂区82设置在第二沟槽52与第三沟槽53之间，使得器件结构更加紧凑，可以减小器件面积。在其他实施例中，第一掺杂区82可以形成在第一沟槽51、第二沟槽52和第三沟槽53中的任何两个沟槽之间。此外，由于此时第一沟槽51、第二沟槽52和第三沟槽53尚未被填充，因此在进行长时间的热退火步骤时不会在半导体主体11中产生很大的机械应力，从而能够提升器件性能。
177.如图7g所示，沉积介电层8，使得介电层8在第一沟槽51中形成从外延层3的顶表面朝向第一沟槽51的底部延伸的第二开口54，并且介电层8完全填充第二沟槽52和第三沟槽53。在一些实施例中，介电层8可以部分地填充第二沟槽52，这一方面可以降低应力，另一方面可以降低寄生电容。例如，第二沟槽52中的介电层8中可以形成有气隙。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。第二沟槽52中的衬垫7和介电层8形成第二深沟槽隔离结构521，并且第三沟槽53中的衬垫7和介电层8形成第三深沟槽隔离结构531，以用于隔离将在后续步骤中在外延层3中形成的不同器件区域。
178.如图7h所示，对介电层8和衬垫7进行各向异性刻蚀，以从氮化物层42的顶表面去除介电层8，并且使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71。可选地，可以穿过第二开口54和第一开口71对衬底1进行离子注入，以靠近第一沟槽51的底部在衬底1中形成第二掺杂区9。第二掺杂区9具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。在衬底1的掺杂浓度比较高的情况下，可以省略第二掺杂区9。此外，在一些实施例中，可以在对介电层8和衬垫7进行各向异性刻蚀之前，在衬底1中靠近第一沟槽51的底部进行离子注入以形成第二掺杂区9。在其他工序中形成第二掺杂区9也是可行的。
179.如图7i所示，沉积第一导电材料61，使得第一导电材料61填充第一开口71和第二开口54，并且覆盖氮化物层42的顶表面。在一个实施例中，第一导电材料61包括具有第一掺杂类型的多晶硅。其他类型的第一导电材料61也是可行的。
180.如图7j所示，通过化学机械抛光(cmp)工艺去除多余的第一导电材料61，然后进行回蚀工艺。在一些实施例中，可以不进行cmp，而直接进行回蚀工艺。
181.如图7k所示，剥离了氮化物层42。第一沟槽51中的衬垫7、介电层8以及第一导电材料61可以形成第一深沟槽结构511。由于第一导电材料61从外延层3的顶表面延伸到第一沟槽51的底部并且与衬底1接触，因此第一导电材料61能够用作衬底1的拾取结构，以将衬底1电连接至外延层3的顶表面。此外，由于设置在第一沟槽51中的衬垫7和介电层8从外延层3的顶表面延伸到沟槽底部，因而能够在一定程度上隔离不同器件区域，从而增强隔离性能。
182.如图7l所示，可以在外延层3中形成多个器件区域。出于说明性的目的，在图7l中
所示的外延层3中示出了第一器件区域111和第二器件区域112。例如，第一器件区域111可以是高压(hv)器件(例如hv晶体管)的hv器件区域。在一个实施例中，可以在第一器件区域111中形成ldmos晶体管140，并且在第一器件区域111中形成多个隔离区域91，例如sti区域，以用于隔离外延层3中的不同掺杂区域。第二器件区域112可以用作低压(lv)或中压(mv)器件区域。在一个实施例中，可以在第二器件区域112中形成第一晶体管112a和第二晶体管112b，并且在第二器件区域112中形成多个隔离区域91，例如浅沟槽隔离(sti)区域，以用于隔离第一晶体管112a和第二晶体管112b。关于ldmos晶体管140以及第一晶体管112a和第二晶体管112b的示例性结构，可以参考在上文中结合图1和图6进行的描述，在此将不再赘述。
183.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511、第三深沟槽隔离结构531和第一掺杂区82。为此，在图7b所示使用单个软掩模层10对硬掩模层4进行第一刻蚀的步骤中，在硬掩模层4中同时形成贯穿硬掩模层4的第一沟槽开口510和第三沟槽开口530而不形成图7b所示的第二沟槽开口520。而在图7d所示使用硬掩模层4对半导体主体11进行第二刻蚀的步骤中，在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51以及与第三沟槽开口530对准的第三沟槽53而不形成图7c所示的与第二沟槽开口520对准的第二沟槽52。如此，在随后的制造步骤中，例如，在图7f所示的形成衬垫7的步骤和图7g所示的形成介电层8的步骤中便不存在对第二沟槽52进行操作，不会形成第二深沟槽隔离结构521。在这样的实施例中，除了不形成第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他制造步骤与结合图7a至图7l所描述的半导体器件100的制造步骤类似，在此将不再赘述。
184.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82。为此，在图7b所示使用单个软掩模层10对硬掩模层4进行第一刻蚀的步骤中，在硬掩模层4中同时形成贯穿硬掩模层4的第二沟槽开口520和第三沟槽开口530而不形成图7b所示的第一沟槽开口510。而在图7d所示使用硬掩模层4对半导体主体11进行第二刻蚀的步骤中，在半导体主体11中形成与第二沟槽开口520对准的第二沟槽52以及与第三沟槽开口530对准的第三沟槽53而不形成图7c所示的与第一沟槽开口510对准的第一沟槽51。如此，在随后的制造步骤中，例如，在图7f所示的形成衬垫7的步骤和图7g所示的形成介电层8的步骤中便不存在对第一沟槽51进行操作，不会形成第一深沟槽结构511。而随后关于第一沟槽51和第一深沟槽结构511制作的步骤亦可省略，例如可省略下列步骤：图7h中使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71的步骤以及形成第二掺杂区9的步骤(若有)；图7i中形成第一导电材料61的步骤；图7j中的去除第一导电材料61的步骤。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图7a至图7l所描述的半导体器件100的制造步骤类似，在此将不再赘述。
185.图8示出了根据本公开的第八实施例的半导体器件100的示意性截面图。图8所示
的半导体器件100与图1和6所示的半导体器件100具有类似的结构，区别在于替代填充第三沟槽53的第三深沟槽隔离结构531以及位于第三深沟槽隔离结构531附近的扩散材料81，图8所示的半导体器件100包括填充第三沟槽53的第二导电材料62，第二导电材料62从外延层3的顶表面延伸到埋层2，用作埋层2的拾取结构，以将埋层2电连接至外延层3的顶表面。在一个实施例中，第二导电材料62包括具有第二掺杂类型的多晶硅。其他类型的第二导电材料是可行的。图8所示的半导体器件100的其他结构与图1和6所示的半导体器件100的结构类似，在此将不再赘述。
186.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521，而在不同器件区域之间设置第一深沟槽结构511和第二导电材料62。在这样的实施例中，除了不包括第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他结构与结合图8所描述的半导体器件100类似，在此将不再赘述。
187.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511，而在不同器件区域之间设置第二深沟槽隔离结构521和第二导电材料62。在这样的实施例中，除了不包括第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他结构与结合图8所描述的半导体器件100类似，在此将不再赘述。
188.图9a至图9i示出了根据本公开的第九实施例的用于制造半导体器件100的过程。图9a至图9i所示的过程可以用于制造图8所示的半导体器件100。在上文中结合图8对半导体器件100进行的描述可以结合于此。
189.如图9a所示，提供了半导体主体11。半导体主体11包括衬底1、设置在衬底1之上的埋层2以及设置在埋层2之上的外延层3。埋层2可以通过外延生长而形成在衬底1上。外延层3可以通过外延生长而形成在埋层2上。衬底1具有第一掺杂类型。埋层2具有与第一掺杂类型相反的第二掺杂类型。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。在一个实施例中，埋层2可以具有毯式结构，其具有与衬底1基本上相同的水平延伸，平铺在衬底1上。在另一实施例中，埋层2可以具有图案化结构。本公开的实施例在此方面不做严格限制。外延层3可以用于形成不同的器件区域。
190.此外，如图9a所示，在外延层3的顶表面上形成硬掩模层4。形成硬掩模层4可以包括：在外延层3的顶表面上生长第一氧化物层41；在第一氧化物层41上沉积氮化物层42；以及在氮化物层42上沉积第二氧化物层43。在其他实施例中，硬掩模层4可以具有其他结构，本公开的实施例对此不做严格限制。
191.如图9b所示，使用第三软掩模层(未示出)对硬掩模层4和半导体主体11进行刻蚀，以在硬掩模层4中形成贯穿硬掩模层4的第三沟槽开口530并且在半导体主体11中形成与第三沟槽开口530对准的第三沟槽53。第三沟槽53从外延层3的顶表面延伸到埋层2中并且具有第三深度d3。
192.如图9c所示，剥离了第三软掩模层。随后，利用第二导电材料62填充第三沟槽开口530和第三沟槽53。在一个实施例中，第二导电材料62包括具有第二掺杂类型的多晶硅。其他类型的第二导电材料是可行的。第二导电材料62可以用作埋层2的拾取结构，以用于将埋
层2连接至外延层3的顶表面。第二导电材料62可以通过沉积或其他方式形成在第三沟槽53中。在沉积第二导电材料62之后，可以对第二导电材料62进行化学机械抛光。
193.如图9d所示，使用第四软掩模层(未示出)对硬掩模层4和半导体主体11进行刻蚀，以在硬掩模层4中形成贯穿硬掩模层4的第一沟槽开口510和第二沟槽开口520，并且在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51以及与第二沟槽开口520对准的第二沟槽52。第二沟槽52从外延层3的顶表面延伸到衬底1中并且具有大于第三深度d3的第二深度d2，第一沟槽51从外延层3的顶表面延伸到衬底1中并且具有大于第二深度d2的第一深度d1。可选地，可以去除第二氧化物层43。在一些实施例中，可以在第一沟槽51和/或第二沟槽52的底部进行离子注入，以靠近第一沟槽51和/或第二沟槽52的底部在衬底1中分别形成相应的掺杂区。掺杂区具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。通过在第二沟槽52的下方形成掺杂区，可以降低横向寄生三极管的增益(基区浓度增加)，从而抑制横向漏电。
194.如图9e所示，对第一沟槽51和第二沟槽51的侧壁和底部进行加衬，以形成衬垫7。在一个实施例中，衬垫7包括氧化物，例如氧化硅。其他类型的衬垫7是可行的。随后，在衬垫7内部沉积介电层8，使得介电层8在第一沟槽51中形成从外延层3的顶表面朝向第一沟槽51的底部延伸的第二开口54，并且介电层8完全填充第二沟槽52并且覆盖氮化物层42的顶表面。在一些实施例中，介电层8可以部分地填充第二沟槽52，这一方面可以降低应力，另一方面可以降低寄生电容。例如，第二沟槽52中的介电层8中可以形成有气隙。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。第二沟槽52中的衬垫7和介电层8形成第二深沟槽隔离结构521，以用于隔离将在后续步骤中在外延层3中形成的不同器件区域。
195.如图9f所示，对介电层8和衬垫7进行各向异性刻蚀，以从氮化物层42的顶表面去除介电层8，并且使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71。可选地，可以穿过第二开口54和第一开口71对衬底1进行离子注入，以靠近第一沟槽51的底部在衬底1中形成第二掺杂区9。第二掺杂区9具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。在衬底1的掺杂浓度比较高的情况下，可以省略第二掺杂区9。此外，在一些实施例中，可以在对介电层8和衬垫7进行各向异性刻蚀之前，在衬底1中靠近第一沟槽51的底部进行离子注入以形成第二掺杂区9。
196.如图9g所示，沉积第一导电材料61，使得第一导电材料61填充第一开口71和第二开口54。在一个实施例中，第一导电材料61包括具有第一掺杂类型的多晶硅。其他类型的第一导电材料61也是可行的。随后，可以通过化学机械抛光(cmp)工艺去除多余的第一导电材料61，然后进行回蚀工艺。在一些实施例中，可以不进行cmp，而直接进行回蚀工艺。
197.如图9h所示，剥离了氮化物层42。第一沟槽51中的衬垫7、介电层8以及第一导电材料61可以形成第一深沟槽结构511。由于第一导电材料61从外延层3的顶表面延伸到第一沟槽51的底部并且与衬底1接触，因此第一导电材料61能够用作衬底1的拾取结构，以将衬底1电连接至外延层3的顶表面。此外，由于设置在第一沟槽51中的衬垫7和介电层8从外延层3的顶表面延伸到沟槽底部，因而能够在一定程度上隔离不同器件区域，从而增强隔离性能。
198.如图9i所示，可以在外延层3中形成多个器件区域。出于说明性的目的，在图9i中
所示的外延层3中示出了第一器件区域111和第二器件区域112。例如，第一器件区域111可以是高压(hv)器件(例如hv晶体管)的hv器件区域。在一个实施例中，可以在第一器件区域111中形成ldmos晶体管140，并且在第一器件区域111中形成多个隔离区域91，例如sti区域，以用于隔离外延层3中的不同掺杂区域。第二器件区域112可以用作低压(lv)或中压(mv)器件区域。在一个实施例中，可以在第二器件区域112中形成第一晶体管112a和第二晶体管112b，并且在第二器件区域112中形成多个隔离区域91，例如浅沟槽隔离(sti)区域，以用于隔离第一晶体管112a和第二晶体管112b。关于ldmos晶体管140以及第一晶体管112a和第二晶体管112b的示例性结构，可以参考在上文中结合图1、图6和图8进行的描述，在此将不再赘述。
199.至此，在根据本公开的第九实施例中，通过图9a至图9i所示的示例性步骤，获得了图8中所示的半导体器件100。在这样的实施例中，仅通过两个掩模步骤和在半导体主体11中的两个深沟槽刻蚀步骤就形成了第一深沟槽结构511、第二深沟槽隔离结构521和第二导电材料62，而无需额外的掩模步骤以及额外的热步骤，因此非常具有成本效益。此外，使用第二导电材料62作为埋层2的拾取结构，避免了在外延层3中形成用作拾取结构的扩散区，因而能够进一步节省器件面积。
200.在备选实施例中，结合图9d所示，还可以对第三沟槽53中的具有第二掺杂类型的多晶硅进行热退火步骤，以将多晶硅中的掺杂物驱动到外延层3中的相邻区域中形成扩散区域。多晶硅本身以及相邻的扩散区域可以一起形成埋层2的拾取结构。此外，由于多晶硅与半导体主体11中的单晶硅具有几乎相同的热膨胀系数，因此能够降低因机械应力而导致的晶格缺陷。
201.此外，由于埋层2中的掺杂物在热退火过程中也可能会向上扩散到外延层3中或者向下扩散到衬底1中。因此，在进行了热退火的情况下，埋层2可以具有比图9d中所示的延伸范围更大的延伸范围，例如向上延伸到外延层3中一定深度或者向下延伸到衬底1中一定深度。在这样的情况下，在半导体主体11中形成的第三沟槽53可以不延伸到埋层2中(当然，延伸到埋层2中仍然是可行的)，而是第三沟槽53的底部可以向上移动到图9d所示的外延层3中靠近埋层2的位置处(例如距图9d所示的埋层2的顶表面在几微米量级的范围内)。在热退火的过程中，埋层2向上延伸并且与第三沟槽53中的多晶硅(或进一步与所形成的扩散区域)相接触。因此，利用这样的布置，同样能够可靠地将埋层2电连接至外延层3的顶表面。
202.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511和第二导电材料62。为此，在图9d所示使用第四软掩模层对硬掩模层4和半导体主体11进行刻蚀的步骤中，在硬掩模层4中形成贯穿硬掩模层4的第一沟槽开口510而不形成图9d所示的第二沟槽开口520，并且在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51而不形成与第二沟槽开口520对准的第二沟槽52。如此，在随后的制造步骤中，例如，在图9e所示的形成衬垫7和介电层8的步骤中便不存在对第二沟槽52进行操作，不会形成第二深沟槽隔离结构521。在这样的实施例中，除了不形成第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他制造步骤与结合图9a至图9i所描述的半导体器件100的制造步骤类似，在此将不再赘述。
203.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件
区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521和第二导电材料62。为此，在图9d所示使用第四软掩模层对硬掩模层4和半导体主体11进行刻蚀的步骤中，在硬掩模层4中形成贯穿硬掩模层4的第二沟槽开口520而不形成图9d所示的第一沟槽开口510，并且在半导体主体11中形成与第二沟槽开口520对准的第二沟槽52而不形成与第一沟槽开口510对准的第一沟槽51。如此，在随后的制造步骤中，例如，在图9e所示的形成衬垫7和介电层8的步骤中便不存在对第一沟槽51进行操作，不会形成第一深沟槽结构511。而随后关于第一沟槽51和第一深沟槽结构511制作的步骤亦可省略，例如可省略下列步骤：图9f中使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71的步骤以及形成第二掺杂区9的步骤(若有)；图9g中形成第一导电材料61的步骤以及去除第一导电材料61的步骤。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图9a至图9i所描述的半导体器件100的制造步骤类似，在此将不再赘述。
204.图10a至图10k示出了根据本公开的第十实施例的用于制造半导体器件100的过程。图10a至图10k所示的过程可以用于制造图8所示的半导体器件100。在上文中结合图8对半导体器件100进行的描述可以结合于此。
205.如图10a所示，提供了半导体主体11。半导体主体11包括衬底1、设置在衬底1之上的埋层2以及设置在埋层2之上的外延层3。埋层2可以通过外延生长而形成在衬底1上。外延层3可以通过外延生长而形成在埋层2上。衬底1具有第一掺杂类型。埋层2具有与第一掺杂类型相反的第二掺杂类型。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。在一个实施例中，埋层2可以具有毯式结构，其具有与衬底1基本上相同的水平延伸，平铺在衬底1上。在另一实施例中，埋层2可以具有图案化结构。本公开的实施例在此方面不做严格限制。外延层3可以用于形成不同的器件区域。
206.此外，如图10a所示，在外延层3的顶表面上形成硬掩模层4。形成硬掩模层4可以包括：在外延层3的顶表面上生长第一氧化物层41；在第一氧化物层41上沉积氮化物层42；以及在氮化物层42上沉积第二氧化物层43。在其他实施例中，硬掩模层4可以具有其他结构，本公开的实施例对此不做严格限制。
207.如图10b所示，使用第五软掩模层(未示出)对硬掩模层4和半导体主体11进行刻蚀，以在硬掩模层4中形成贯穿硬掩模层4的第一沟槽开口510和第二沟槽开口520，并且在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51以及与第二沟槽开口520对准的第二沟槽52。第一沟槽51从外延层3的顶表面延伸到衬底1中并且具有第一深度d1。第二沟槽52从外延层3的顶表面延伸到衬底1中并且具有小于第一深度d1的第二深度d2。随后，剥离第五软掩模层。可选地，可以去除第二氧化物层43。在一些实施例中，可以在第一沟槽51和/或第二沟槽52的底部进行离子注入，以靠近第一沟槽51和/或第二沟槽52的底部在衬底1中分别形成相应的掺杂区。掺杂区具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。通过在第二沟槽52的下方形成掺杂区，可以降低横向寄生三极管的增益(基区浓度增加)，从而抑制横向漏电。
208.如图10c所示，对第一沟槽51和第二沟槽51的侧壁和底部进行加衬，以形成衬垫7。在一个实施例中，衬垫7包括氧化物，例如氧化硅。其他类型的衬垫7是可行的。随后，在衬垫7内部沉积介电层8，使得介电层8在第一沟槽51中形成从外延层3的顶表面朝向第一沟槽51的底部延伸的第二开口54，并且介电层8完全填充第二沟槽52并且覆盖氮化物层42的顶表面。在一些实施例中，介电层8可以部分地填充第二沟槽52，这一方面可以降低应力，另一方面可以降低寄生电容。例如，第二沟槽52中的介电层8中可以形成有气隙。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。第二沟槽52中的衬垫7和介电层8形成第二深沟槽隔离结构521，以用于隔离将在后续步骤中在外延层3中形成的不同器件区域。
209.如图10d所示，对介电层8和衬垫7进行各向异性刻蚀，以从氮化物层42的顶表面去除介电层8，并且使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71。可选地，可以穿过第二开口54和第一开口71对衬底1进行离子注入，以靠近第一沟槽51的底部在衬底1中形成第二掺杂区9。第二掺杂区9具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。在衬底1的掺杂浓度比较高的情况下，可以省略第二掺杂区9。此外，在一些实施例中，可以在对介电层8和衬垫7进行各向异性刻蚀之前，在衬底1中靠近第一沟槽51的底部进行离子注入以形成第二掺杂区9。
210.如图10e所示，沉积第一导电材料61，使得第一导电材料61填充第一开口71和第二开口54。在一个实施例中，第一导电材料61包括具有第一掺杂类型的多晶硅。其他类型的第一导电材料61也是可行的。随后，可以通过化学机械抛光(cmp)工艺去除多余的第一导电材料61，然后进行回蚀工艺。在一些实施例中，可以不进行cmp，而直接进行回蚀工艺。
211.如图10f所示，剥离了第一氧化物层41和氮化物层42。第一沟槽51中的衬垫7、介电层8以及第一导电材料61可以形成第一深沟槽结构511。由于第一导电材料61从外延层3的顶表面延伸到第一沟槽51的底部并且与衬底1接触，因此第一导电材料61能够用作衬底1的拾取结构，以将衬底1电连接至外延层3的顶表面。此外，由于设置在第一沟槽51中的衬垫7和介电层8从外延层3的顶表面延伸到沟槽底部，因而能够在一定程度上隔离不同器件区域，从而增强隔离性能。
212.如图10g所示，在外延层3的顶表面上形成第三氧化物层44和第二氮化物层45。随后，对第三氧化物层44和第二氮化物层45进行刻蚀，以形成多个开口，并且进一步刻蚀到外延层3中以形成多个凹槽。随后，在所形成的开口和凹槽中填充介电材料99，以在外延层3中形成多个浅沟槽隔离(sti)区域91。
213.如图10h所示，使用第六软掩模层(未示出)对半导体主体11进行刻蚀，以在半导体主体11中形成第三沟槽53。第三沟槽53从外延层3的顶表面延伸到埋层2中并且具有小于第二深度d2的第三深度d。随后，可以剥离第六软掩模层。在一些实施例中，可以在对介电材料99进行化学机械抛光(cmp)之后，再在半导体主体11中刻蚀形成第三沟槽53
214.如图10i所示，利用第二导电材料62填充第三沟槽53。在一个实施例中，第二导电材料62包括具有第二掺杂类型的多晶硅。其他类型的第二导电材料是可行的。第二导电材料62可以用作埋层2的拾取结构，以用于将埋层2连接至外延层3的顶表面。第二导电材料62可以通过沉积或其他方式形成在第三沟槽53中。在沉积第二导电材料62之后，可以对第二
导电材料62进行化学机械抛光和回蚀工艺。
215.如图10j所示，对介电材料99进行化学机械抛光(cmp)，并且剥离第二氮化物层45。
216.如图10k所示，可以在外延层3中形成多个器件区域。出于说明性的目的，在图10k中所示的外延层3中示出了第一器件区域111和第二器件区域112。例如，第一器件区域111可以是高压(hv)器件(例如hv晶体管)的hv器件区域。在一个实施例中，可以在第一器件区域111中形成ldmos晶体管140，并且在第一器件区域111中形成多个隔离区域91，例如sti区域，以用于隔离外延层3中的不同掺杂区域。第二器件区域112可以用作低压(lv)或中压(mv)器件区域。在一个实施例中，可以在第二器件区域112中形成第一晶体管112a和第二晶体管112b，并且在第二器件区域112中形成多个隔离区域91，例如浅沟槽隔离(sti)区域，以用于隔离第一晶体管112a和第二晶体管112b。关于ldmos晶体管140以及第一晶体管112a和第二晶体管112b的示例性结构，可以参考在上文中结合图1、图6和图8进行的描述，在此将不再赘述。
217.至此，在根据本公开的第十实施例中，通过图10a至图10k所示的示例性步骤，获得了图8中所示的半导体器件100。在这样的实施例中，仅通过两个掩模步骤和在半导体主体11中的两个深沟槽刻蚀步骤就形成了第一深沟槽结构511、第二深沟槽隔离结构521和第二导电材料62，而无需额外的掩模步骤以及额外的热步骤，因此非常具有成本效益。此外，使用第二导电材料62作为埋层2的拾取结构，避免了在外延层3中形成用作拾取结构的扩散区，因而能够进一步节省器件面积。
218.在备选实施例中，结合图10i所示，还可以对第三沟槽53中的具有第二掺杂类型的多晶硅进行热退火步骤，以将多晶硅中的掺杂物驱动到外延层3中的相邻区域中形成扩散区域。多晶硅本身以及相邻的扩散区域可以一起形成埋层2的拾取结构。此外，由于多晶硅与半导体主体11中的单晶硅具有几乎相同的热膨胀系数，因此能够降低因机械应力而导致的晶格缺陷。
219.此外，由于埋层2中的掺杂物在热退火过程中也可能会向上扩散到外延层3中或者向下扩散到衬底1中。因此，在进行了热退火的情况下，埋层2可以具有比图10i中所示的延伸范围更大的延伸范围，例如向上延伸到外延层3中一定深度或者向下延伸到衬底1中一定深度。在这样的情况下，在半导体主体11中形成的第三沟槽53可以不延伸到埋层2中(当然，延伸到埋层2中仍然是可行的)，而是第三沟槽53的底部可以向上移动到图10i所示的外延层3中靠近埋层2的位置处(例如距图10i所示的埋层2的顶表面在几微米量级的范围内)。在热退火的过程中，埋层2向上延伸并且与第三沟槽53中的多晶硅(或进一步与所形成的扩散区域)相接触。因此，利用这样的布置，同样能够可靠地将埋层2电连接至外延层3的顶表面。
220.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511和第二导电材料62。为此，在图10b所示使用第五软掩模层对硬掩模层4和半导体主体11进行刻蚀的步骤中，在硬掩模层4中形成贯穿硬掩模层4的第一沟槽开口510而不形成图10b所示的第二沟槽开口520，并且在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51而不形成与第二沟槽开口520对准的第二沟槽52。如此，在随后的制造步骤中，例如，在图10c所示的形成衬垫7和介电层8的步骤中便不存在对第二沟槽52进行操作，不会形成第二深沟槽隔离结构521。在这样的实施例中，除了不形成第二沟槽52和第二深沟槽隔离结构521之外，半
导体器件100的其他制造步骤与结合图10a至图10k所描述的半导体器件100的制造步骤类似，在此将不再赘述。
221.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521和第二导电材料62。为此，在图10b所示使用第五软掩模层对硬掩模层4和半导体主体11进行刻蚀的步骤中，在硬掩模层4中形成贯穿硬掩模层4的第二沟槽开口520而不形成图10b所示的第一沟槽开口510，并且在半导体主体11中形成与第二沟槽开口520对准的第二沟槽52而不形成与第一沟槽开口510对准的第一沟槽51。如此，在随后的制造步骤中，例如，在图10c所示的形成衬垫7和介电层8的步骤中便不存在对第一沟槽51进行操作，不会形成第一深沟槽结构511。而随后关于第一沟槽51和第一深沟槽结构511制作的步骤亦可省略，例如可省略下列步骤：图10d中使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71的步骤以及形成第二掺杂区9的步骤(若有)；图10e中形成第一导电材料61的步骤以及去除第一导电材料61的步骤。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图10a至图10k所描述的半导体器件100的制造步骤类似，在此将不再赘述。
222.图11a至图11j示出了根据本公开的第十一实施例的用于制造半导体器件100的过程。图11a至图11j所示的过程可以用于制造图8所示的半导体器件100。在上文中结合图8对半导体器件100进行的描述可以结合于此。
223.图11a所示的结构类似于图2i所示的结构，在此省略了对于其形成过程的具体描述，示例性步骤可以参考结合图2a至图2i进行的描述。例如，可以使用第七软掩模层(未示出)对硬掩模层4和半导体主体11进行刻蚀，以在半导体主体11中同时形成第一沟槽51、第二沟槽52和第三沟槽53。第一沟槽51从外延层3的顶表面延伸到衬底1中并且具有第一深度d1。第二沟槽52从外延层3的顶表面延伸到衬底1中并且具有小于第一深度d1的第二深度d2。第三沟槽53从外延层3的顶表面延伸到埋层2中并且具有小于第二深度d2的第三深度d3。此外，如图11a所示，已经在第一沟槽51、第二沟槽52和第三沟槽53的侧壁和底部形成衬垫7。
224.如图11b所示，沉积介电层8，使得介电层8在第一沟槽51中形成从外延层3的顶表面朝向第一沟槽51的底部延伸的第二开口54，并且介电层8完全填充第二沟槽52和第三沟槽53。在一些实施例中，介电层8可以部分地填充第二沟槽52，这一方面可以降低应力，另一方面可以降低寄生电容。例如，第二沟槽52中的介电层8中可以形成有气隙。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。第二沟槽52中的衬垫7和介电层8形成第二深沟槽隔离结构521，并且第三沟槽53中的衬垫7和介电层8形成临时深沟槽结构534。
225.如图11c所示，对介电层8和衬垫7进行各向异性刻蚀，以从氮化物层42的顶表面去除介电层8，并且使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71。
226.如图11d所示，穿过第二开口54和第一开口71对衬底1进行离子注入，以靠近第一
沟槽51的底部在衬底1中形成第二掺杂区9。第二掺杂区9具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。在衬底1的掺杂浓度比较高的情况下，可以省略第二掺杂区9。此外，在一些实施例中，可以在对介电层8和衬垫7进行各向异性刻蚀之前，在衬底1中靠近第一沟槽51的底部进行离子注入以形成第二掺杂区9。
227.如图11e所示，沉积第一导电材料61，使得第一导电材料61填充第一开口71和第二开口54，并且覆盖氮化物层42的顶表面。在一个实施例中，第一导电材料61包括具有第一掺杂类型的多晶硅。其他类型的第一导电材料61也是可行的。第一沟槽51中的衬垫7、介电层8以及第一导电材料61可以形成第一深沟槽结构511。由于第一导电材料61从外延层3的顶表面延伸到第一沟槽51的底部并且与衬底1接触，因此第一导电材料61能够用作衬底1的拾取结构，以将衬底1电连接至外延层3的顶表面。此外，由于设置在第一沟槽51中的衬垫7和介电层8从外延层3的顶表面延伸到沟槽底部，因而能够在一定程度上隔离不同器件区域，从而增强隔离性能。
228.如图11f所示，使用第八软掩模层103对第一导电材料61以及第三沟槽53中的临时深沟槽结构534进行刻蚀，以去除第三沟槽53中的临时深沟槽结构534。
229.如图11g所示，剥离了第八软掩模层103。随后，利用第二导电材料62填充第三沟槽53，第二导电材料62被配置为将埋层2电连接至外延层3的顶表面。在一个实施例中，第二导电材料62包括具有第二掺杂类型的多晶硅。其他类型的第二导电材料是可行的。第二导电材料62可以用作埋层2的拾取结构，以用于将埋层2连接至外延层3的顶表面。由于使用多晶硅作为埋层2的拾取结构，与通过采用扩散区作为拾取结构的实施例相比，能够更好地将埋层2电连接至外延层3的顶表面。在一些实施例中，可以进行热退火步骤，以将多晶硅中的掺杂物驱动到外延层3中的相邻区域中形成扩散区域。多晶硅本身以及相邻的扩散区域可以一起形成埋层2的拾取结构。此外，由于多晶硅与半导体主体11中的单晶硅具有几乎相同的热膨胀系数，因此能够降低因机械应力而导致的晶格缺陷。
230.备选地，替代第二导电材料62，可以在第三沟槽53中填充扩散材料，诸如pocl3玻璃和磷硅酸盐玻璃(当所述第一掺杂类型为p型时)或硼硅酸盐玻璃(当第一掺杂类型为n型时)，并且随后通过热退火使掺杂物扩散到外延层3中，从而形成埋层2的拾取结构。
231.此外，由于埋层2中的掺杂物在热退火过程中也可能会向上扩散到外延层3中或者向下扩散到衬底1中。因此，在进行了热退火的情况下，埋层2可以具有比图11g中所示的延伸范围更大的延伸范围，例如向上延伸到外延层3中一定深度或者向下延伸到衬底1中一定深度。在这样的情况下，在半导体主体11中形成的第三沟槽53可以不延伸到埋层2中(当然，延伸到埋层2中仍然是可行的)，而是第三沟槽53的底部可以向上移动到图11g所示的外延层3中靠近埋层2的位置处(例如距图11g所示的埋层2的顶表面在几微米量级的范围内)。在热退火的过程中，埋层2向上延伸并且与第三沟槽53中的多晶硅(或进一步与所形成的扩散区域)相接触。因此，利用这样的布置，同样能够可靠地将埋层2电连接至外延层3的顶表面。
232.如图11h所示，通过化学机械抛光(cmp)工艺去除多余的第一导电材料61或扩散材料，然后进行回蚀工艺。在一些实施例中，可以不进行cmp，而直接进行回蚀工艺。
233.如图11i所示，剥离了氮化物层42。
234.如图11j所示，可以在外延层3中形成多个器件区域。出于说明性的目的，在图11j中所示的外延层3中示出了第一器件区域111和第二器件区域112。例如，第一器件区域111
可以是高压(hv)器件(例如hv晶体管)的hv器件区域。在一个实施例中，可以在第一器件区域111中形成ldmos晶体管140，并且在第一器件区域111中形成多个隔离区域91，例如sti区域，以用于隔离外延层3中的不同掺杂区域。第二器件区域112可以用作低压(lv)或中压(mv)器件区域。在一个实施例中，可以在第二器件区域112中形成第一晶体管112a和第二晶体管112b，并且在第二器件区域112中形成多个隔离区域91，例如浅沟槽隔离(sti)区域，以用于隔离第一晶体管112a和第二晶体管112b。关于ldmos晶体管140以及第一晶体管112a和第二晶体管112b的示例性结构，可以参考在上文中结合图1、图6和图8进行的描述，在此将不再赘述。
235.至此，在根据本公开的第十一实施例中，通过图11a至图11j所示的示例性步骤，获得了图8中所示的半导体器件100。在这样的实施例中，仅通过两个掩模步骤就形成了第一深沟槽结构511、第二深沟槽隔离结构521以及第二导电材料62，而无需额外的掩模步骤以及额外的热步骤，因此非常具有成本效益。此外，利用第二导电材料62作为埋层2的拾取结构，与采用离子注入加扩散来形成拾取结构的方案相比，能够使得器件结构更加紧凑，可以减小器件面积。
236.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511和第二导电材料62。为此，在硬掩模层4中会同时形成贯穿硬掩模层4的第一沟槽开口510和第三沟槽开口530而不形成第二沟槽开口520，并且在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51以及与第三沟槽开口530对准的第三沟槽53而不形成与第二沟槽开口520对准的第二沟槽52。如此，在随后的制造步骤中，例如，在图11a所示的形成衬垫7和在图11b所示的形成介电层8的步骤中便不存在对第二沟槽52进行操作，不会形成第二深沟槽隔离结构521。在这样的实施例中，除了不形成第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他制造步骤与结合图11a至图11j所描述的半导体器件100的制造步骤类似，在此将不再赘述。
237.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521和第二导电材料62。为此，在硬掩模层4中会同时形成贯穿硬掩模层4的第二沟槽开口520和第三沟槽开口530而不形成第一沟槽开口510，并且在半导体主体11中形成与第二沟槽开口520对准的第二沟槽52以及与第三沟槽开口530对准的第三沟槽53而不形成与第一沟槽开口510对准的第一沟槽51。如此，在随后的制造步骤中，例如，在图11a所示的形成衬垫7和在图11b所示的形成介电层8的步骤中便不存在对第一沟槽51进行操作，不会形成第一深沟槽结构511。而随后关于第一沟槽51和第一深沟槽结构511制作的步骤亦可省略，例如可省略下列步骤：图11c中使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71的步骤以及图11d中形成第二掺杂区9的步骤(若有)；图11e中形成第一导电材料61的步骤等。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图11a至图11j所描述的半导体器件100的制造步骤类似，在此将不再赘述。
238.图12a至图12l示出了根据本公开的第十二实施例的用于制造半导体器件100的过
程。图12a至图12l所示的过程可以用于制造图8所示的半导体器件100。在上文中结合图8对半导体器件100进行的描述可以结合于此。
239.图12a所示的结构类似于图2i所示的结构，在此省略了对于其形成过程的具体描述，示例性步骤可以参考结合图2a至图2i进行的描述。例如，可以使用第七软掩模层(未示出)对硬掩模层4和半导体主体11进行刻蚀，以在半导体主体11中同时形成第一沟槽51、第二沟槽52和第三沟槽53。第一沟槽51从外延层3的顶表面延伸到衬底1中并且具有第一深度d1。第二沟槽52从外延层3的顶表面延伸到衬底1中并且具有小于第一深度d1的第二深度d2。第三沟槽53从外延层3的顶表面延伸到埋层2中并且具有小于第二深度d2的第三深度d3。此外，如图12a所示，已经在第一沟槽51、第二沟槽52和第三沟槽53的侧壁和底部形成衬垫7。
240.如图12b所示，沉积介电层8，使得介电层8在第一沟槽51中形成从外延层3的顶表面朝向第一沟槽51的底部延伸的第二开口54，并且介电层8完全填充第二沟槽52和第三沟槽53。在一些实施例中，介电层8可以部分地填充第二沟槽52，这一方面可以降低应力，另一方面可以降低寄生电容。例如，第二沟槽52中的介电层8中可以形成有气隙。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。第二沟槽52中的衬垫7和介电层8形成第二深沟槽隔离结构521，并且第三沟槽53中的衬垫7和介电层8形成临时深沟槽结构534。
241.如图12c所示，对介电层8和衬垫7进行各向异性刻蚀，以从氮化物层42的顶表面去除介电层8，并且使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71。
242.如图12d所示，穿过第二开口54和第一开口71对衬底1进行离子注入，以靠近第一沟槽51的底部在衬底1中形成第二掺杂区9。第二掺杂区9具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。在衬底1的掺杂浓度比较高的情况下，可以省略第二掺杂区9。此外，在一些实施例中，可以在对介电层8和衬垫7进行各向异性刻蚀之前，在衬底1中靠近第一沟槽51的底部进行离子注入以形成第二掺杂区9。
243.如图12e所示，沉积第一导电材料61，使得第一导电材料61填充第一开口71和第二开口54，并且覆盖氮化物层42的顶表面。在一个实施例中，第一导电材料61包括具有第一掺杂类型的多晶硅。其他类型的第一导电材料61也是可行的。第一沟槽51中的衬垫7、介电层8以及第一导电材料61可以形成第一深沟槽结构511。由于第一导电材料61从外延层3的顶表面延伸到第一沟槽51的底部并且与衬底1接触，因此第一导电材料61能够用作衬底1的拾取结构，以将衬底1电连接至外延层3的顶表面。此外，由于设置在第一沟槽51中的衬垫7和介电层8从外延层3的顶表面延伸到沟槽底部，因而能够在一定程度上隔离不同器件区域，从而增强隔离性能。
244.如图12f所示，使用第八软掩模层103对第三沟槽53中的临时深沟槽结构534进行刻蚀，以去除第三沟槽53中的临时深沟槽结构534的一部分，从而形成第二浅沟槽532。
245.如图12g所示，在硬掩模层4中的第三沟槽开口530以及第二浅沟槽532的侧壁上形成侧墙556。在一个实施例中，侧墙556包括氮化物或多晶硅。其他类型的侧墙是可行的。
246.如图12h所示，对临时深沟槽结构534的剩余部分进行刻蚀，去除第三沟槽53中的临时深沟槽结构534的剩余部分。在对临时深沟槽结构534的剩余部分进行刻蚀的过程中，
侧墙556可以保护第一氧化物层41免受刻蚀的影响。随后，可以通过各向同性刻蚀去除侧墙556。
247.如图12i所示，利用第二导电材料62填充第三沟槽53，第二导电材料62被配置为将埋层2电连接至外延层3的顶表面。在一个实施例中，第二导电材料62包括具有第二掺杂类型的多晶硅。其他类型的第二导电材料是可行的。第二导电材料62可以用作埋层2的拾取结构，以用于将埋层2连接至外延层3的顶表面。由于使用多晶硅作为埋层2的拾取结构，与通过采用扩散区作为拾取结构的实施例相比，能够更好地将埋层2电连接至外延层3的顶表面。在一些实施例中，可以进行热退火步骤，以将多晶硅中的掺杂物驱动到外延层3中的相邻区域中形成扩散区域。多晶硅本身以及相邻的扩散区域可以一起形成埋层2的拾取结构。此外，由于多晶硅与半导体主体11中的单晶硅具有几乎相同的热膨胀系数，因此能够降低因机械应力而导致的晶格缺陷。
248.如图12j所示，通过化学机械抛光(cmp)工艺去除多余的第一导电材料61或扩散材料，然后进行回蚀工艺。在一些实施例中，可以不进行cmp，而直接进行回蚀工艺。
249.如图12k所示，剥离了氮化物层42。
250.如图12l所示，可以在外延层3中形成多个器件区域。出于说明性的目的，在图11j中所示的外延层3中示出了第一器件区域111和第二器件区域112。例如，第一器件区域111可以是高压(hv)器件(例如hv晶体管)的hv器件区域。在一个实施例中，可以在第一器件区域111中形成ldmos晶体管140，并且在第一器件区域111中形成多个隔离区域91，例如sti区域，以用于隔离外延层3中的不同掺杂区域。第二器件区域112可以用作低压(lv)或中压(mv)器件区域。在一个实施例中，可以在第二器件区域112中形成第一晶体管112a和第二晶体管112b，并且在第二器件区域112中形成多个隔离区域91，例如浅沟槽隔离(sti)区域，以用于隔离第一晶体管112a和第二晶体管112b。关于ldmos晶体管140以及第一晶体管112a和第二晶体管112b的示例性结构，可以参考在上文中结合图1、图6和图8进行的描述，在此将不再赘述。
251.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511和第二导电材料62。为此，在硬掩模层4中会同时形成贯穿硬掩模层4的第一沟槽开口510和第三沟槽开口530而不形成第二沟槽开口520，并且在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51以及与第三沟槽开口530对准的第三沟槽53而不形成与第二沟槽开口520对准的第二沟槽52。如此，在随后的制造步骤中，例如，在图12a所示的形成衬垫7和图12b所示的形成介电层8的步骤中便不存在对第二沟槽52进行操作，不会形成第二深沟槽隔离结构521。在这样的实施例中，除了不形成第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他制造步骤与结合图12a至图12l所描述的半导体器件100的制造步骤类似，在此将不再赘述。
252.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521和第二导电材料62。为此，在硬掩模层4中会同时形成贯穿硬掩模层4的第二沟槽开口520和第三沟槽开口530而不形成第一沟槽开口510，并且在半导体主体11中形成
与第二沟槽开口520对准的第二沟槽52以及与第三沟槽开口530对准的第三沟槽53而不形成与第一沟槽开口510对准的第一沟槽51。如此，在随后的制造步骤中，例如，在图12a所示的形成衬垫7和图12b所示的形成介电层8的步骤中便不存在对第一沟槽51进行操作，不会形成第一深沟槽结构511。而随后关于第一沟槽51和第一深沟槽结构511制作的步骤亦可省略，例如可省略下列步骤：图12c中使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71的步骤以及图12d中形成第二掺杂区9的步骤(若有)；图12e中形成第一导电材料61的步骤等。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图12a至图12l所描述的半导体器件100的制造步骤类似，在此将不再赘述。
253.图13示出了根据本公开的第十三实施例的半导体器件100的示意性截面图。图13所示的半导体器件100的结构与图8中所示的半导体器件100的结构类似，区别在于靠近第三沟槽53的侧壁在外延层3中形成了第一掺杂区82，第一掺杂区82具有第二掺杂类型。以此布置，第二导电材料62以及第一掺杂区82可以一起形成埋层2的拾取结构。除此之外，图13所示的半导体器件100的其他结构与图8中所示的半导体器件100的结构类似，在此将不再赘述。
254.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521，而在不同器件区域之间设置第一深沟槽结构511、第二导电材料62和第一掺杂区82。在这样的实施例中，除了不包括第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他结构与结合图13所描述的半导体器件100类似，在此将不再赘述。
255.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511，而在不同器件区域之间设置第二深沟槽隔离结构521、第二导电材料62和第一掺杂区82。在这样的实施例中，除了不包括第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他结构与结合图13所描述的半导体器件100类似，在此将不再赘述。
256.图14a至图14m示出了根据本公开的第十四实施例的用于制造半导体器件100的过程。
257.图14a所示的结构类似于图2i所示的结构，在此省略了对于其形成过程的具体描述，示例性步骤可以参考结合图2a至图2i进行的描述。例如，可以使用第七软掩模层(未示出)对硬掩模层4和半导体主体11进行刻蚀，以在半导体主体11中同时形成第一沟槽51、第二沟槽52和第三沟槽53。第一沟槽51从外延层3的顶表面延伸到衬底1中并且具有第一深度d1。第二沟槽52从外延层3的顶表面延伸到衬底1中并且具有小于第一深度d1的第二深度d2。第三沟槽53从外延层3的顶表面延伸到埋层2中并且具有小于第二深度d2的第三深度d3。此外，如图14a所示，已经在第一沟槽51、第二沟槽52和第三沟槽53的侧壁和底部形成衬垫7。
258.如图14b所示，沉积介电层8，使得介电层8在第一沟槽51中形成从外延层3的顶表面朝向第一沟槽51的底部延伸的第二开口54，并且介电层8完全填充第二沟槽52和第三沟槽53。在一些实施例中，介电层8可以部分地填充第二沟槽52，这一方面可以降低应力，另一
方面可以降低寄生电容。例如，第二沟槽52中的介电层8中可以形成有气隙。在一个实施例中，介电层8包括氧化物，例如氧化硅。其他类型的介电层也是可行的。第二沟槽52中的衬垫7和介电层8形成第二深沟槽隔离结构521，并且第三沟槽53中的衬垫7和介电层8形成临时深沟槽结构534。
259.如图14c所示，对介电层8和衬垫7进行各向异性刻蚀，以从氮化物层42的顶表面去除介电层8，并且使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71。
260.如图14d所示，穿过第二开口54和第一开口71对衬底1进行离子注入，以靠近第一沟槽51的底部在衬底1中形成第二掺杂区9。第二掺杂区9具有第一掺杂类型，并且具有高于衬底1的掺杂浓度。在衬底1的掺杂浓度比较高的情况下，可以省略第二掺杂区9。此外，在一些实施例中，可以在对介电层8和衬垫7进行各向异性刻蚀之前，在衬底1中靠近第一沟槽51的底部进行离子注入以形成第二掺杂区9。
261.如图14e所示，沉积第一导电材料61，使得第一导电材料61填充第一开口71和第二开口54，并且覆盖氮化物层42的顶表面。在一个实施例中，第一导电材料61包括具有第一掺杂类型的多晶硅。其他类型的第一导电材料61也是可行的。第一沟槽51中的衬垫7、介电层8以及第一导电材料61可以形成第一深沟槽结构511。由于第一导电材料61从外延层3的顶表面延伸到第一沟槽51的底部并且与衬底1接触，因此第一导电材料61能够用作衬底1的拾取结构，以将衬底1电连接至外延层3的顶表面。此外，由于设置在第一沟槽51中的衬垫7和介电层8从外延层3的顶表面延伸到沟槽底部，因而能够在一定程度上隔离不同器件区域，从而增强隔离性能。
262.如图14f所示，使用第八软掩模层103对第三沟槽53中的临时深沟槽结构534进行刻蚀，以去除第三沟槽53中的临时深沟槽结构534的一部分，从而形成第二浅沟槽532。
263.如图14g所示，在硬掩模层4中的第三沟槽开口530以及第二浅沟槽532的侧壁上形成侧墙556。在一个实施例中，侧墙556包括氮化物或多晶硅。其他类型的侧墙是可行的。
264.如图14h所示，对临时深沟槽结构534的剩余部分进行刻蚀，去除第三沟槽53中的临时深沟槽结构534的剩余部分。在对临时深沟槽结构534的剩余部分进行刻蚀的过程中，侧墙556可以保护第一氧化物层41免受刻蚀的影响。随后，可以通过各向同性刻蚀去除侧墙556。
265.如图14i所示，在第三沟槽53中将第二掺杂类型的掺杂物倾斜注入到半导体主体11中。
266.随后，如图14j所示，进行热退火，以靠近第三沟槽53的侧壁在外延层3中形成具有第二掺杂类型的第一掺杂区82。第一掺杂区82从外延层3的顶表面延伸到埋层2，以用于将埋层2电连接至外延层3的顶表面。由于第一掺杂区82与埋层2具有相同的掺杂类型，因而能够用作埋层2的拾取结构，从而以低电阻率将埋层2连接至外延层3的顶表面。随后，在第三沟槽53中填充介电材料83，以形成第三深沟槽隔离结构531。在一个实施例中，介电材料83包括氧化物或未掺杂的多晶硅。其他类型的介电材料是可行的。
267.如图14k所示，通过化学机械抛光(cmp)工艺去除多余的介电材料83和第一导电材料61，然后进行回蚀工艺。在一些实施例中，可以不进行cmp，而直接进行回蚀工艺。
268.如图14l所示，剥离了氮化物层42。
269.如图14m所示，可以在外延层3中形成多个器件区域。出于说明性的目的，在图14m中所示的外延层3中示出了第一器件区域111和第二器件区域112。例如，第一器件区域111可以是高压(hv)器件(例如hv晶体管)的hv器件区域。在一个实施例中，可以在第一器件区域111中形成ldmos晶体管140，并且在第一器件区域111中形成多个隔离区域91，例如sti区域，以用于隔离外延层3中的不同掺杂区域。第二器件区域112可以用作低压(lv)或中压(mv)器件区域。在一个实施例中，可以在第二器件区域112中形成第一晶体管112a和第二晶体管112b，并且在第二器件区域112中形成多个隔离区域91，例如浅沟槽隔离(sti)区域，以用于隔离第一晶体管112a和第二晶体管112b。关于ldmos晶体管140以及第一晶体管112a和第二晶体管112b的示例性结构，可以参考在上文中结合图1、图6和图8进行的描述，在此将不再赘述。
270.应当理解的是，在一些实施例中，在对中低压器件区域进行隔离的情况下，可以省略第二深沟槽隔离结构521的形成，而在不同器件区域之间形成第一深沟槽结构511、第三深沟槽隔离结构531和第一掺杂区82。为此，在硬掩模层4中会同时形成贯穿硬掩模层4的第一沟槽开口510和第三沟槽开口530而不形成第二沟槽开口520，并且在半导体主体11中形成与第一沟槽开口510对准的第一沟槽51以及与第三沟槽开口530对准的第三沟槽53而不形成与第二沟槽开口520对准的第二沟槽52。如此，在随后的制造步骤中，例如，在图14a所示的形成衬垫7的步骤和图14b所示的形成介电层8的步骤中便不存在对第二沟槽52进行操作，不会形成第二深沟槽隔离结构521。在这样的实施例中，除了不形成第二沟槽52和第二深沟槽隔离结构521之外，半导体器件100的其他制造步骤与结合图14a至图14m所描述的半导体器件100的制造步骤类似，在此将不再赘述。
271.此外，应当理解的是，在一些实施例中，在一些器件区域之间可能仅需要实现器件区域之间的隔离以及将埋层2电连接至外延层3的表面，而无需衬底1的拾取结构。在这样的器件区域之间，可以省略第一深沟槽结构511的形成，而在不同器件区域之间形成第二深沟槽隔离结构521、第三深沟槽隔离结构531和第一掺杂区82。为此，在硬掩模层4中会同时形成贯穿硬掩模层4的第二沟槽开口520和第三沟槽开口530而不形成第一沟槽开口510，并且在半导体主体11中形成与第二沟槽开口520对准的第二沟槽52以及与第三沟槽开口530对准的第三沟槽53而不形成与第一沟槽开口510对准的第一沟槽51。如此，在随后的制造步骤中，例如，在图14a所示的形成衬垫7和图14b所示的形成介电层8的步骤中便不存在对第一沟槽51进行操作，不会形成第一深沟槽结构511。而随后关于第一沟槽51和第一深沟槽结构511制作的步骤亦可省略，例如可省略下列步骤：图14c中使第二开口54延伸到位于第一沟槽51的底部处的衬垫7，并且在位于第一沟槽51的底部处的衬垫7中形成与第二开口54对准的第一开口71的步骤以及图14d中形成第二掺杂区9的步骤(若有)；图14e中形成第一导电材料61的步骤等。在这样的实施例中，除了不形成第一沟槽51和第一深沟槽结构511之外，半导体器件100的其他制造步骤与结合图14a至图14m所描述的半导体器件100的制造步骤类似，在此将不再赘述。
272.本公开的示例性实施例还体现在以下三组条项中。
273.第一组条项：
274.1.一种用于制造半导体器件(100)的方法，包括：
275.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之
上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
276.在所述外延层(3)的顶表面上形成硬掩模层(4)；
277.使用单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第一沟槽(51)、第二沟槽(52)和第三沟槽(53)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(d2)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(d2)的第三深度(d3)；
278.靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；
279.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
280.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；以及
281.在所述第三沟槽(53)中形成第三深沟槽隔离结构(531)，所述第三深沟槽隔离结构(531)被配置为隔离所述外延层(3)中的不同器件区域。
282.2.根据条项1所述的方法，其中形成所述硬掩模层(4)包括：
283.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
284.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
285.在所述氮化物层(42)上沉积第二氧化物层(43)。
286.3.根据条项1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：
287.使用所述单个软掩模层(10)对所述硬掩模层(4)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)、第二沟槽开口(520)和第三沟槽开口(530)；
288.剥离所述单个软掩模层(10)；以及
289.使用所述硬掩模层(4)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)、与所述第二沟槽开口(520)对准的所述第二沟槽(52)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。
290.4.根据条项1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：
291.使用所述单个软掩模层(10)对所述硬掩模层(4)以及所述外延层(3)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)、第二沟槽开口(520)和第三沟槽开口(530)，并且在所述外延层(3)中形成分别与所述第一沟槽开口(510)、所述第二沟槽开口(520)以及所述第三沟槽开口(530)对准的第一浅沟槽(555)；
292.在所述第一沟槽开口(510)、所述第二沟槽开口(520)、所述第三沟槽开口(530)以及所述第一浅沟槽(555)的侧壁上形成侧墙(556)；以及
293.经由所述第一浅沟槽(555)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)、与所述第二沟槽开口(520)对准的所述第二沟槽(52)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。
294.5.根据条项4所述的方法，还包括：
295.在形成所述第一掺杂区(82)之后通过各向同性刻蚀去除所述侧墙(556)。
296.6.根据条项4所述的方法，其中所述侧墙(556)包括氮化物。
297.7.根据条项1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：
298.使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行单次刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)、第二沟槽开口(520)和第三沟槽开口(530)，并且在所述半导体主体(11)中同时形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)、与所述第二沟槽开口(520)对准的所述第二沟槽(52)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。
299.8.根据条项1所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
300.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
301.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
302.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
303.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
304.9.根据条项8所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
305.10.根据条项8所述的方法，还包括：
306.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
307.11.根据条项1所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
308.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
309.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
310.12.根据条项1所述的方法，其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：
311.在所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
312.在所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全
填充所述第三沟槽(53)。
313.13.根据条项1所述的方法，其中靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的所述第一掺杂区(82)包括：
314.在所述第三沟槽(53)中沉积扩散材料(81)，所述扩散材料(81)包含所述第二掺杂类型的掺杂物；以及
315.对所述扩散材料(81)进行热退火，以使所述掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中，形成所述第一掺杂区(82)。
316.14.根据条项13所述的方法，其中所述扩散材料(81)部分地填充所述第三沟槽(53)，并且其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：
317.在所述第三沟槽(53)中继续填充介电材料，以封住所述扩散材料(81)，所述扩散材料(81)与所述介电材料一起形成所述第三深沟槽隔离结构(531)。
318.15.根据条项13所述的方法，其中中当所述第一掺杂类型为p型时，所述扩散材料(81)包括pocl3玻璃和磷硅酸盐玻璃中的至少一项，并且所述掺杂物为磷元素，以及
319.其中当所述第一掺杂类型为n型时，所述扩散材料(81)包括硼硅酸盐玻璃，并且所述掺杂物为硼元素。
320.16.根据条项13所述的方法，其中所述第一掺杂区(82)被形成在所述第三沟槽(53)的两侧。
321.17.根据条项13所述的方法，其中所述扩散材料(81)完全填充或者部分地填充所述第三沟槽(53)。
322.18.根据条项17所述的方法，其中所述扩散材料(81)内部形成有气隙(810)。
323.19.根据条项13所述的方法，还包括：
324.对所述第三沟槽(53)中的所述扩散材料(81)进行刻蚀，以去除所述扩散材料(81)。
325.20.根据条项19所述的方法，其中所述第二深度(d2)小于所述第一深度(d1)，并且所述第一深沟槽结构(511)、所述第二深沟槽隔离结构(521)和所述第三深沟槽隔离结构(531)的形成包括：
326.在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
327.在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充所述第二沟槽(52)和所述第三沟槽(53)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)，并且所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述第三深沟槽隔离结构(531)。
328.21.根据条项20所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
329.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
330.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠
近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
331.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
332.22.根据条项1所述的方法，还包括：靠近所述第一沟槽(51)的底部和/或所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
333.23.根据条项22所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)和所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
334.24.根据条项1所述的方法，其中靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的所述第一掺杂区(82)包括：
335.通过在所述第三沟槽(53)的侧壁上进行所述第二掺杂类型的掺杂物的倾斜角度注入来形成所述第一掺杂区(82)。
336.25.根据条项1所述的方法，还包括：
337.在所述外延层(3)中形成浅沟槽隔离区域(91)。
338.26.根据条项1所述的方法，还包括：
339.在所述外延层(3)上形成至少一个晶体管。
340.27.一种用于制造半导体器件(100)的方法，包括：
341.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
342.在所述外延层(3)的顶表面上形成硬掩模层(4)；
343.使用第一软掩模层(101)对所述硬掩模层(4)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)、第二沟槽开口(520)和第三沟槽开口(530)；
344.剥离所述第一软掩模层(101)；
345.在所述硬掩模层(4)上形成第二软掩模层(102)，所述第二软掩模层(102)包括第三开口(1021)，所述第三开口(1021)暴露所述硬掩模层(4)的靠近所述第三沟槽开口(530)的一个或多个部分；
346.经由所述第三开口(1021)将所述第二掺杂类型的掺杂物注入到所述外延层(3)中；
347.剥离所述第二软掩模层(102)；
348.使用所述硬掩模层(4)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)、与所述第二沟槽开口(520)对准的第二沟槽(52)以及与所述第三沟槽开口(530)对准的第三沟槽(53)；
349.对所述掺杂物进行热退火，以在所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；
350.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被
配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
351.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；以及
352.在所述第三沟槽(53)中形成第三深沟槽隔离结构(531)，所述第三深沟槽隔离结构(531)被配置为隔离所述外延层(3)中的不同器件区域。
353.28.根据条项27所述的方法，其中当所述第一掺杂类型为p型时，所述掺杂物为磷元素，以及
354.其中当所述第一掺杂类型为n型时，所述掺杂物为硼元素。
355.29.根据条项27所述的方法，其中所述第一掺杂区(82)仅形成在所述第三沟槽(53)的一侧。
356.30.根据条项29所述的方法，其中所述第一掺杂区(82)形成在所述第一沟槽(51)、所述第二沟槽(52)和所述第三沟槽(53)中的任何两个沟槽之间。
357.31.根据条项27所述的方法，其中所述第二深度(d2)小于所述第一深度(d1)，并且所述第一深沟槽结构(511)、所述第二深沟槽隔离结构(521)和所述第三深沟槽隔离结构(531)的形成包括：
358.在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
359.在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充所述第二沟槽(52)和所述第三沟槽(53)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)，并且所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述第三深沟槽隔离结构(531)。
360.32.根据条项31所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
361.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
362.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
363.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
364.33.根据条项27所述的方法，还包括：靠近所述第一沟槽(51)的底部和/或所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
365.34.根据条项33所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)和所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
366.35.根据条项27所述的方法，其中形成所述硬掩模层(4)包括：
367.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
368.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
369.在所述氮化物层(42)上沉积第二氧化物层(43)。
370.36.根据条项27所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
371.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
372.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
373.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
374.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
375.37.根据条项36所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
376.38.根据条项36所述的方法，还包括：
377.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
378.39.根据条项27所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
379.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
380.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
381.40.根据条项27所述的方法，其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：
382.在所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
383.在所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充所述第三沟槽(53)。
384.41.根据条项27所述的方法，还包括：
385.在所述外延层(3)中形成浅沟槽隔离区域(91)。
386.42.根据条项27所述的方法，还包括：
387.在所述外延层(3)上形成至少一个晶体管。
388.43.一种半导体器件(100)，包括：
389.半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
390.第一沟槽(51)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第一深度(d1)；
391.第二沟槽(52)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第二
深度(d2)；
392.第三沟槽(53)，从所述外延层(3)的顶表面延伸到所述埋层(2)中，并且具有小于所述第二深度(d2)的第三深度(d3)；
393.第一深沟槽结构(511)，设置在所述第一沟槽(51)中，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
394.第二深沟槽隔离结构(521)，设置在所述第二沟槽(52)中，并且被配置为隔离所述外延层(3)中的不同器件区域；
395.第三深沟槽隔离结构(531)，设置在所述第三沟槽(53)中，并且被配置为隔离所述外延层(3)中的不同器件区域；以及
396.第一掺杂区(82)，靠近所述第三沟槽(53)的侧壁形成在所述外延层(3)中并且具有所述第二掺杂类型，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
397.44.根据条项43所述的半导体器件(100)，其中所述第二深度(d2)小于所述第一深度(d1)。
398.45.根据条项43所述的半导体器件(100)，其中所述第一深沟槽结构(511)包括：
399.衬垫(7)，形成在所述第一沟槽(51)的侧壁以及底部的至少一部分上，并且包括形成在所述第一沟槽(51)的底部处的第一开口(71)；
400.介电层(8)，在所述第一沟槽(51)中设置在所述衬垫(7)内部，并且包括从所述外延层(3)的顶表面延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)的第二开口(54)，所述第二开口(54)与所述第一开口(71)对准；以及
401.第一导电材料(61)，填充所述第一开口(71)和所述第二开口(54)，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
402.46.根据条项45所述的半导体器件(100)，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
403.47.根据条项43所述的半导体器件(100)，其中所述第二深沟槽隔离结构(521)包括：
404.衬垫(7)，设置在所述第二沟槽(52)的侧壁和底部上；以及
405.介电层(8)，在所述第二沟槽(52)中设置在所述衬垫(7)内部。
406.48.根据条项43所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括：
407.衬垫(7)，设置在所述第三沟槽(53)的侧壁和底部上；以及
408.介电层(8)，在所述第三沟槽(53)中设置在所述衬垫(7)内部。
409.49.根据条项43所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括：
410.扩散材料(81)，部分地填充所述第三沟槽(53)；以及
411.介电材料，在所述第三沟槽(53)中封住所述扩散材料(81)，所述扩散材料(81)与所述介电材料一起形成所述第三深沟槽隔离结构(531)。
412.50.根据条项43所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括氧化物或未掺杂的多晶硅。
413.51.根据条项43所述的半导体器件(100)，其中所述第一掺杂区(82)设置在所述第三沟槽(53)的两侧或者仅设置在所述第三沟槽(53)的一侧。
414.52.根据条项51所述的半导体器件(100)，其中所述第一掺杂区(82)形成在所述第一沟槽(51)、所述第二沟槽(52)和所述第三沟槽(53)中的任何两个沟槽之间。
415.53.根据条项43所述的半导体器件(100)，还包括第二掺杂区(9)，所述第二掺杂区(9)靠近所述第一沟槽(51)的底部形成在所述衬底(1)中，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
416.54.根据条项43所述的半导体器件(100)，还包括第三掺杂区，所述第三掺杂区靠近所述第二沟槽(52)的底部形成在所述衬底(1)中，所述第三掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
417.55.根据条项43所述的半导体器件(100)，还包括：
418.浅沟槽隔离区域(91)，形成在所述外延层(3)中。
419.56.根据条项43所述的半导体器件(100)，还包括：
420.至少一个晶体管，形成在所述外延层(3)上。
421.57.一种用于制造半导体器件(100)的方法，包括：
422.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
423.在所述外延层(3)的顶表面上形成硬掩模层(4)；
424.使用第三软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第三沟槽开口(530)并且在所述半导体主体(11)中形成与所述第三沟槽开口(530)对准的第三沟槽(53)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有第三深度(d3)；
425.剥离所述第三软掩模层；
426.利用第二导电材料(62)填充所述第三沟槽开口(530)和所述第三沟槽(53)；
427.使用第四软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第一沟槽开口(510)和第二沟槽开口(520)，并且在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的第一沟槽(51)以及与所述第二沟槽开口(520)对准的第二沟槽(52)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有大于所述第三深度(d3)的第二深度(d2)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)；
428.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；以及
429.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域。
430.58.根据条项57所述的方法，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
431.59.根据条项58所述的方法，还包括：对具有所述第二掺杂类型的多晶硅进行热退
火，以使所述多晶硅中的掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成掺杂区，所述掺杂区从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述多晶硅一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
432.60.根据条项57所述的方法，其中形成所述硬掩模层(4)包括：
433.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
434.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
435.在所述氮化物层(42)上沉积第二氧化物层(43)。
436.61.根据条项57所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
437.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
438.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
439.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
440.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
441.62.根据条项61所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
442.63.根据条项61所述的方法，还包括：
443.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
444.64.根据条项57所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
445.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
446.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
447.65.根据条项57所述的方法，其中所述第二深度(d2)小于所述第一深度(d1)，并且所述第一深沟槽结构(511)和所述第二深沟槽隔离结构(521)的形成包括：
448.在所述第一沟槽(51)和所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
449.在所述第一沟槽(51)和所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)。
450.66.根据条项65所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
451.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部
处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
452.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
453.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
454.67.根据条项57所述的方法，还包括：靠近所述第一沟槽(51)的底部和/或所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
455.68.根据条项67所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)和所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
456.69.根据条项57所述的方法，还包括：
457.在所述外延层(3)中形成浅沟槽隔离区域(91)。
458.70.根据条项57所述的方法，还包括：
459.在所述外延层(3)上形成至少一个晶体管。
460.71.一种用于制造半导体器件(100)的方法，包括：
461.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
462.在所述外延层(3)的顶表面上形成硬掩模层(4)；
463.使用第五软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第一沟槽开口(510)和第二沟槽开口(520)，并且在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的第一沟槽(51)以及与所述第二沟槽开口(520)对准的第二沟槽(52)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(d2)；
464.剥离所述第五软掩模层；
465.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
466.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；
467.剥离所述硬掩模层(4)；
468.使用第六软掩模层对所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中形成第三沟槽(53)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(d2)的第三深度(d3)；以及
469.利用第二导电材料(62)填充所述第三沟槽(53)，所述第二导电材料(62)被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
470.72.根据条项71所述的方法，其中所述第二导电材料(62)包括具有所述第二掺杂
类型的多晶硅。
471.73.根据条项72所述的方法，还包括：对具有所述第二掺杂类型的多晶硅进行热退火，以使所述多晶硅中的掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成掺杂区，所述掺杂区从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述多晶硅一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
472.74.根据条项71所述的方法，其中形成所述硬掩模层(4)包括：
473.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
474.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
475.在所述氮化物层(42)上沉积第二氧化物层(43)。
476.75.根据条项71所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
477.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
478.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
479.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
480.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
481.76.根据条项75所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
482.77.根据条项71所述的方法，还包括：
483.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
484.78.根据条项71所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
485.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
486.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
487.79.根据条项71所述的方法，其中所述第二深度(d2)小于所述第一深度(d1)，并且所述第一深沟槽结构(511)和所述第二深沟槽隔离结构(521)的形成包括：
488.在所述第一沟槽(51)和所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
489.在所述第一沟槽(51)和所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)。
490.80.根据条项79所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
491.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
492.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
493.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
494.81.根据条项71所述的方法，还包括：靠近所述第一沟槽(51)的底部和/或所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
495.82.根据条项81所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)和所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
496.83.根据条项71所述的方法，还包括：
497.在形成所述第一深沟槽结构(511)和所述第二深沟槽隔离结构(521)之后并且在形成所述第三沟槽(53)之前，在所述外延层(3)中形成浅沟槽隔离区域(91)。
498.84.根据条项71所述的方法，还包括：
499.在所述外延层(3)上形成至少一个晶体管。
500.85.一种用于制造半导体器件(100)的方法，包括：
501.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
502.在所述外延层(3)的顶表面上形成硬掩模层(4)；
503.使用第七软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第一沟槽(51)、第二沟槽(52)和第三沟槽(53)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(d2)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(d2)的第三深度(d3)；
504.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
505.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；
506.在所述第三沟槽(53)中形成临时深沟槽结构(534)；
507.使用第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)；以及
508.利用第二导电材料(62)填充所述第三沟槽(53)，所述第二导电材料(62)被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
509.86.根据条项85所述的方法，其中所述第二导电材料(62)包括具有所述第二掺杂
类型的多晶硅。
510.87.根据条项86所述的方法，还包括：对具有所述第二掺杂类型的多晶硅进行热退火，以使所述多晶硅中的掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成掺杂区，所述掺杂区从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述多晶硅一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
511.88.根据条项85所述的方法，其中形成所述硬掩模层(4)包括：
512.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
513.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
514.在所述氮化物层(42)上沉积第二氧化物层(43)。
515.89.根据条项85所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
516.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
517.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
518.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
519.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
520.90.根据条项89所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
521.91.根据条项89所述的方法，还包括：
522.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
523.92.根据条项85所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
524.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
525.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
526.93.根据条项85所述的方法，其中所述第二深度(d2)小于所述第一深度(d1)，并且所述第一深沟槽结构(511)、所述第二深沟槽隔离结构(521)和所述临时深沟槽结构(534)的形成包括：
527.在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
528.在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充所述第二沟槽(52)和所述第三沟槽(53)，其中所述第二沟槽(52)中的所述衬垫(7)和所
述介电层(8)形成所述第二深沟槽隔离结构(521)，并且所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述临时深沟槽结构(534)。
529.94.根据条项93所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
530.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
531.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
532.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
533.95.根据条项85所述的方法，还包括：靠近所述第一沟槽(51)的底部和/或所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
534.96.根据条项95所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)和所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
535.97.根据条项85所述的方法，其中使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀包括：
536.使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的一部分，从而形成第二浅沟槽(532)；
537.在所述硬掩模层(4)中的第三沟槽开口(530)以及所述第二浅沟槽(532)的侧壁上形成侧墙(556)；以及
538.去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的剩余部分。
539.98.根据条项85所述的方法，还包括：
540.在所述外延层(3)中形成浅沟槽隔离区域(91)。
541.99.根据条项85所述的方法，还包括：
542.在所述外延层(3)上形成至少一个晶体管。
543.100.一种用于制造半导体器件(100)的方法，包括：
544.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
545.在所述外延层(3)的顶表面上形成硬掩模层(4)；
546.使用第七软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第一沟槽(51)、第二沟槽(52)和第三沟槽(53)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(d2)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(d2)的第三深度(d3)；
547.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
548.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；
549.在所述第三沟槽(53)中形成临时深沟槽结构(534)；
550.使用第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)；
551.在所述第三沟槽(53)中将所述第二掺杂类型的掺杂物倾斜注入到所述半导体主体(11)中，以靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；以及
552.在所述第三沟槽(53)中填充介电材料(83)，以形成第三深沟槽隔离结构(531)。
553.101.根据条项100所述的方法，其中所述第二深度(d2)小于所述第一深度(d1)，并且所述第一深沟槽结构(511)、所述第二深沟槽隔离结构(521)和所述临时深沟槽结构(534)的形成包括：
554.在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
555.在所述第一沟槽(51)、所述第二沟槽(52)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充所述第二沟槽(52)和所述第三沟槽(53)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)，并且所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述临时深沟槽结构(534)。
556.102.根据条项101所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
557.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
558.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
559.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
560.103.根据条项100所述的方法，还包括：靠近所述第一沟槽(51)的底部和/或所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
561.104.根据条项103所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)和所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
562.105.根据条项100所述的方法，其中使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀包括：
563.使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的一部分，从而形成第二浅沟槽(532)；
564.在所述硬掩模层(4)中的第三沟槽开口(530)以及所述第二浅沟槽(532)的侧壁上形成侧墙(556)；以及
565.去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的剩余部分。
566.106.根据条项100所述的方法，其中所述介电材料(83)包括氧化物或未掺杂的多晶硅。
567.107.一种半导体器件(100)，包括：
568.半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
569.第一沟槽(51)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第一深度(d1)；
570.第二沟槽(52)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第二深度(d2)；
571.第三沟槽(53)，从所述外延层(3)的顶表面延伸到所述埋层(2)中，并且具有小于所述第二深度(d2)的第三深度(d3)；
572.第一深沟槽结构(511)，设置在所述第一沟槽(51)中，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
573.第二深沟槽隔离结构(521)，设置在所述第二沟槽(52)中，并且被配置为隔离所述外延层(3)中的不同器件区域；以及
574.第二导电材料(62)，填充所述第三沟槽(53)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
575.108.根据条项107所述的半导体器件(100)，其中所述第二深度(d2)小于所述第一深度(d1)。
576.109.根据条项107所述的半导体器件(100)，其中所述第一深沟槽结构(511)包括：
577.衬垫(7)，形成在所述第一沟槽(51)的侧壁以及底部的至少一部分上，并且包括形成在所述第一沟槽(51)的底部处的第一开口(71)；
578.介电层(8)，在所述第一沟槽(51)中设置在所述衬垫(7)内部，并且包括从所述外延层(3)的顶表面延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)的第二开口(54)，所述第二开口(54)与所述第一开口(71)对准；以及
579.第一导电材料(61)，填充所述第一开口(71)和所述第二开口(54)，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
580.110.根据条项109所述的半导体器件(100)，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
581.111.根据条项107所述的半导体器件(100)，其中所述第二深沟槽隔离结构(521)包括：
582.衬垫(7)，设置在所述第二沟槽(52)的侧壁和底部上；以及
583.介电层(8)，在所述第二沟槽(52)中设置在所述衬垫(7)内部。
584.112.根据条项107所述的半导体器件(100)，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
585.113.根据条项107所述的半导体器件(100)，还包括：
586.第一掺杂区(82)，靠近所述第三沟槽(53)的侧壁形成在所述外延层(3)中并且具有所述第二掺杂类型，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述第二导电材料(62)一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
587.114.根据条项107所述的半导体器件(100)，还包括第二掺杂区(9)，所述第二掺杂区(9)靠近所述第一沟槽(51)的底部形成在所述衬底(1)中，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
588.115.根据条项107所述的半导体器件(100)，还包括：
589.浅沟槽隔离区域(91)，形成在所述外延层(3)中。
590.116.根据条项107所述的半导体器件(100)，还包括：
591.至少一个晶体管，形成在所述外延层(3)上。
592.117.根据条项107所述的半导体器件(100)，还包括第三掺杂区，所述第三掺杂区靠近所述第二沟槽(52)的底部形成在所述衬底(1)中，所述第三掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
593.第二组条项：
594.1.一种用于制造半导体器件(100)的方法，包括：
595.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
596.在所述外延层(3)的顶表面上形成硬掩模层(4)；
597.使用单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第一沟槽(51)和第三沟槽(53)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第一深度(d1)的第三深度(d3)；
598.靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；
599.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；以及
600.在所述第三沟槽(53)中形成第三深沟槽隔离结构(531)，所述第三深沟槽隔离结构(531)被配置为隔离所述外延层(3)中的不同器件区域。
601.2.根据条项1所述的方法，其中形成所述硬掩模层(4)包括：
602.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
603.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
604.在所述氮化物层(42)上沉积第二氧化物层(43)。
605.3.根据条项1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：
606.使用所述单个软掩模层(10)对所述硬掩模层(4)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)和第三沟槽开口(530)；
607.剥离所述单个软掩模层(10)；以及
608.使用所述硬掩模层(4)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。
609.4.根据条项1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：
610.使用所述单个软掩模层(10)对所述硬掩模层(4)以及所述外延层(3)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)和第三沟槽开口(530)，并且在所述外延层(3)中形成分别与所述第一沟槽开口(510)以及所述第三沟槽开口(530)对准的第一浅沟槽(555)；
611.在所述第一沟槽开口(510)、所述第三沟槽开口(530)以及所述第一浅沟槽(555)的侧壁上形成侧墙(556)；以及
612.经由所述第一浅沟槽(555)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。
613.5.根据条项4所述的方法，还包括：
614.在形成所述第一掺杂区(82)之后通过各向同性刻蚀去除所述侧墙(556)。
615.6.根据条项4所述的方法，其中所述侧墙(556)包括氮化物。
616.7.根据条项1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：
617.使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行单次刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)和第三沟槽开口(530)，并且在所述半导体主体(11)中同时形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。
618.8.根据条项1所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
619.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
620.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
621.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
622.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导
电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
623.9.根据条项8所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
624.10.根据条项8所述的方法，还包括：
625.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
626.11.根据条项1所述的方法，其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：
627.在所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
628.在所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充所述第三沟槽(53)。
629.12.根据条项1所述的方法，其中靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的所述第一掺杂区(82)包括：
630.在所述第三沟槽(53)中沉积扩散材料(81)，所述扩散材料(81)包含所述第二掺杂类型的掺杂物；以及
631.对所述扩散材料(81)进行热退火，以使所述掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中，形成所述第一掺杂区(82)。
632.13.根据条项12所述的方法，其中所述扩散材料(81)部分地填充所述第三沟槽(53)，并且其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：
633.在所述第三沟槽(53)中继续填充介电材料，以封住所述扩散材料(81)，所述扩散材料(81)与所述介电材料一起形成所述第三深沟槽隔离结构(531)。
634.14.根据条项12所述的方法，其中中当所述第一掺杂类型为p型时，所述扩散材料(81)包括pocl3玻璃和磷硅酸盐玻璃中的至少一项，并且所述掺杂物为磷元素，以及
635.其中当所述第一掺杂类型为n型时，所述扩散材料(81)包括硼硅酸盐玻璃，并且所述掺杂物为硼元素。
636.15.根据条项12所述的方法，其中所述第一掺杂区(82)被形成在所述第三沟槽(53)的两侧。
637.16.根据条项12所述的方法，其中所述扩散材料(81)完全填充或者部分地填充所述第三沟槽(53)。
638.17.根据条项16所述的方法，其中所述扩散材料(81)内部形成有气隙(810)。
639.18.根据条项12所述的方法，还包括：
640.对所述第三沟槽(53)中的所述扩散材料(81)进行刻蚀，以去除所述扩散材料(81)。
641.19.根据条项18所述的方法，其中所述第一深沟槽结构(511)和所述第三深沟槽隔离结构(531)的形成包括：
642.在所述第一沟槽(51)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
643.在所述第一沟槽(51)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充所述第三沟槽
(53)，其中所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述第三深沟槽隔离结构(531)。
644.20.根据条项19所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
645.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
646.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
647.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
648.21.根据条项1所述的方法，还包括：靠近所述第一沟槽(51)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
649.22.根据条项21所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)中以及所述第三沟槽(53)的上表面形成薄保护层。
650.23.根据条项1所述的方法，其中靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的所述第一掺杂区(82)包括：
651.通过在所述第三沟槽(53)的侧壁上进行所述第二掺杂类型的掺杂物的倾斜角度注入来形成所述第一掺杂区(82)。
652.24.根据条项1所述的方法，还包括：
653.在所述外延层(3)中形成浅沟槽隔离区域(91)。
654.25.根据条项1所述的方法，还包括：
655.在所述外延层(3)上形成至少一个晶体管。
656.26.一种用于制造半导体器件(100)的方法，包括：
657.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
658.在所述外延层(3)的顶表面上形成硬掩模层(4)；
659.使用第一软掩模层(101)对所述硬掩模层(4)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第一沟槽开口(510)和第三沟槽开口(530)；
660.剥离所述第一软掩模层(101)；
661.在所述硬掩模层(4)上形成第二软掩模层(102)，所述第二软掩模层(102)包括第三开口(1021)，所述第三开口(1021)暴露所述硬掩模层(4)的靠近所述第三沟槽开口(530)的一个或多个部分；
662.经由所述第三开口(1021)将所述第二掺杂类型的掺杂物注入到所述外延层(3)中；
663.剥离所述第二软掩模层(102)；
664.使用所述硬掩模层(4)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主
体(11)中形成与所述第一沟槽开口(510)对准的所述第一沟槽(51)以及与所述第三沟槽开口(530)对准的第三沟槽(53)；
665.对所述掺杂物进行热退火，以在所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；
666.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；以及
667.在所述第三沟槽(53)中形成第三深沟槽隔离结构(531)，所述第三深沟槽隔离结构(531)被配置为隔离所述外延层(3)中的不同器件区域。
668.27.根据条项26所述的方法，其中当所述第一掺杂类型为p型时，所述掺杂物为磷元素，以及
669.其中当所述第一掺杂类型为n型时，所述掺杂物为硼元素。
670.28.根据条项26所述的方法，其中所述第一掺杂区(82)仅形成在所述第三沟槽(53)的一侧。
671.29.根据条项28所述的方法，其中所述第一掺杂区(82)形成在所述第一沟槽(51)和所述第三沟槽(53)之间。
672.30.根据条项26所述的方法，其中所述第一深沟槽结构(511)和所述第三深沟槽隔离结构(531)的形成包括：
673.在所述第一沟槽(51)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
674.在所述第一沟槽(51)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充所述第三沟槽(53)，其中所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述第三深沟槽隔离结构(531)。
675.31.根据条项30所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
676.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
677.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
678.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
679.32.根据条项26所述的方法，还包括：靠近所述第一沟槽(51)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
680.33.根据条项32所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)中以及所述第三沟槽(53)的上表面形成薄保护层。
681.34.根据条项26所述的方法，其中形成所述硬掩模层(4)包括：
682.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
683.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
684.在所述氮化物层(42)上沉积第二氧化物层(43)。
685.35.根据条项26所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
686.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
687.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
688.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
689.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
690.36.根据条项35所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
691.37.根据条项35所述的方法，还包括：
692.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
693.38.根据条项26所述的方法，其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：
694.在所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
695.在所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充所述第三沟槽(53)。
696.39.根据条项26所述的方法，还包括：
697.在所述外延层(3)中形成浅沟槽隔离区域(91)。
698.40.根据条项26所述的方法，还包括：
699.在所述外延层(3)上形成至少一个晶体管。
700.41.一种半导体器件(100)，包括：
701.半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
702.第一沟槽(51)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第一深度(d1)；
703.第三沟槽(53)，从所述外延层(3)的顶表面延伸到所述埋层(2)中，并且具有小于所述第一深度(d1)的第三深度(d3)；
704.第一深沟槽结构(511)，设置在所述第一沟槽(51)中，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
705.第三深沟槽隔离结构(531)，设置在所述第三沟槽(53)中，并且被配置为隔离所述
外延层(3)中的不同器件区域；以及
706.第一掺杂区(82)，靠近所述第三沟槽(53)的侧壁形成在所述外延层(3)中并且具有所述第二掺杂类型，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
707.42.根据条项41所述的半导体器件(100)，其中所述第一深沟槽结构(511)包括：
708.衬垫(7)，形成在所述第一沟槽(51)的侧壁以及底部的至少一部分上，并且包括形成在所述第一沟槽(51)的底部处的第一开口(71)；
709.介电层(8)，在所述第一沟槽(51)中设置在所述衬垫(7)内部，并且包括从所述外延层(3)的顶表面延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)的第二开口(54)，所述第二开口(54)与所述第一开口(71)对准；以及
710.第一导电材料(61)，填充所述第一开口(71)和所述第二开口(54)，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
711.43.根据条项42所述的半导体器件(100)，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
712.44.根据条项41所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括：
713.衬垫(7)，设置在所述第三沟槽(53)的侧壁和底部上；以及
714.介电层(8)，在所述第三沟槽(53)中设置在所述衬垫(7)内部。
715.45.根据条项41所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括：
716.扩散材料(81)，部分地填充所述第三沟槽(53)；以及
717.介电材料，在所述第三沟槽(53)中封住所述扩散材料(81)，所述扩散材料(81)与所述介电材料一起形成所述第三深沟槽隔离结构(531)。
718.46.根据条项41所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括氧化物或未掺杂的多晶硅。
719.47.根据条项41所述的半导体器件(100)，其中所述第一掺杂区(82)设置在所述第三沟槽(53)的两侧或者仅设置在所述第三沟槽(53)的一侧。
720.48.根据条项47所述的半导体器件(100)，其中所述第一掺杂区(82)形成在所述第一沟槽(51)和所述第三沟槽(53)之间。
721.49.根据条项41所述的半导体器件(100)，还包括第二掺杂区(9)，所述第二掺杂区(9)靠近所述第一沟槽(51)的底部形成在所述衬底(1)中，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
722.50.根据条项41所述的半导体器件(100)，还包括：
723.浅沟槽隔离区域(91)，形成在所述外延层(3)中。
724.51.根据条项41所述的半导体器件(100)，还包括：
725.至少一个晶体管，形成在所述外延层(3)上。
726.52.一种用于制造半导体器件(100)的方法，包括：
727.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，
所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
728.在所述外延层(3)的顶表面上形成硬掩模层(4)；
729.使用第三软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第三沟槽开口(530)并且在所述半导体主体(11)中形成与所述第三沟槽开口(530)对准的第三沟槽(53)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有第三深度(d3)；
730.剥离所述第三软掩模层；
731.利用第二导电材料(62)填充所述第三沟槽开口(530)和所述第三沟槽(53)；
732.使用第四软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第一沟槽开口(510)，并且在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的第一沟槽(51)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)；以及
733.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
734.53.根据条项52所述的方法，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
735.54.根据条项53所述的方法，还包括：对具有所述第二掺杂类型的多晶硅进行热退火，以使所述多晶硅中的掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成掺杂区，所述掺杂区从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述多晶硅一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
736.55.根据条项52所述的方法，其中形成所述硬掩模层(4)包括：
737.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
738.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
739.在所述氮化物层(42)上沉积第二氧化物层(43)。
740.56.根据条项52所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
741.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
742.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
743.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
744.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
745.57.根据条项56所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
746.58.根据条项56所述的方法，还包括：
747.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
748.59.根据条项52所述的方法，其中所述第一深沟槽结构(511)的形成包括：
749.在所述第一沟槽(51)的侧壁和底部上形成衬垫(7)；以及
750.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，。
751.60.根据条项59所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
752.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
753.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
754.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
755.61.根据条项52所述的方法，还包括：靠近所述第一沟槽(51)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
756.62.根据条项61所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)中以及所述第三沟槽(53)的上表面形成薄保护层。
757.63.根据条项52所述的方法，还包括：
758.在所述外延层(3)中形成浅沟槽隔离区域(91)。
759.64.根据条项52所述的方法，还包括：
760.在所述外延层(3)上形成至少一个晶体管。
761.65.一种用于制造半导体器件(100)的方法，包括：
762.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
763.在所述外延层(3)的顶表面上形成硬掩模层(4)；
764.使用第五软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第一沟槽开口(510)，并且在所述半导体主体(11)中形成与所述第一沟槽开口(510)对准的第一沟槽(51)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)；
765.剥离所述第五软掩模层；
766.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
767.剥离所述硬掩模层(4)；
768.使用第六软掩模层对所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中
形成第三沟槽(53)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第一深度(d1)的第三深度(d3)；以及
769.利用第二导电材料(62)填充所述第三沟槽(53)，所述第二导电材料(62)被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
770.66.根据条项65所述的方法，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
771.67.根据条项66所述的方法，还包括：对具有所述第二掺杂类型的多晶硅进行热退火，以使所述多晶硅中的掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成掺杂区，所述掺杂区从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述多晶硅一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
772.68.根据条项65所述的方法，其中形成所述硬掩模层(4)包括：
773.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
774.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
775.在所述氮化物层(42)上沉积第二氧化物层(43)。
776.69.根据条项65所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
777.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
778.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
779.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
780.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
781.70.根据条项69所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
782.71.根据条项65所述的方法，还包括：
783.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
784.72.根据条项65所述的方法，其中所述第一深沟槽结构(511)的形成包括：
785.在所述第一沟槽(51)的侧壁和底部上形成衬垫(7)；以及
786.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)。
787.73.根据条项72所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
788.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部
处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
789.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
790.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
791.74.根据条项65所述的方法，还包括：靠近所述第一沟槽(51)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
792.75.根据条项74所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)中以及所述第三沟槽(53)的上表面形成薄保护层。
793.76.根据条项65所述的方法，还包括：
794.在形成所述第一深沟槽结构(511)之后并且在形成所述第三沟槽(53)之前，在所述外延层(3)中形成浅沟槽隔离区域(91)。
795.77.根据条项65所述的方法，还包括：
796.在所述外延层(3)上形成至少一个晶体管。
797.78.一种用于制造半导体器件(100)的方法，包括：
798.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
799.在所述外延层(3)的顶表面上形成硬掩模层(4)；
800.使用第七软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第一沟槽(51)和第三沟槽(53)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第一深度(d1)的第三深度(d3)；
801.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
802.在所述第三沟槽(53)中形成临时深沟槽结构(534)；
803.使用第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)；以及
804.利用第二导电材料(62)填充所述第三沟槽(53)，所述第二导电材料(62)被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
805.79.根据条项78所述的方法，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
806.80.根据条项79所述的方法，还包括：对具有所述第二掺杂类型的多晶硅进行热退火，以使所述多晶硅中的掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成掺杂区，所述掺杂区从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述多晶硅一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
807.81.根据条项78所述的方法，其中形成所述硬掩模层(4)包括：
808.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
809.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
810.在所述氮化物层(42)上沉积第二氧化物层(43)。
811.82.根据条项78所述的方法，其中在所述第一沟槽(51)中形成所述第一深沟槽结构(511)包括：
812.在所述第一沟槽(51)的侧壁以及底部上形成衬垫(7)；
813.在所述第一沟槽(51)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)包括从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)；
814.对所述第一沟槽(51)中的所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；以及
815.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，所述第一导电材料(61)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
816.83.根据条项82所述的方法，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
817.84.根据条项82所述的方法，还包括：
818.靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
819.85.根据条项78所述的方法，其中所述第一深沟槽结构(511)和所述临时深沟槽结构(534)的形成包括：
820.在所述第一沟槽(51)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
821.在所述第一沟槽(51)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充所述第三沟槽(53)，其中所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述临时深沟槽结构(534)。
822.86.根据条项85所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
823.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
824.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
825.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
826.87.根据条项78所述的方法，还包括：靠近所述第一沟槽(51)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述
衬底(1)的掺杂浓度。
827.88.根据条项87所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)中以及所述第三沟槽(53)的上表面形成薄保护层。
828.89.根据条项78所述的方法，其中使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀包括：
829.使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的一部分，从而形成第二浅沟槽(532)；
830.在所述硬掩模层(4)中的第三沟槽开口(530)以及所述第二浅沟槽(532)的侧壁上形成侧墙(556)；以及
831.去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的剩余部分。
832.90.根据条项78所述的方法，还包括：
833.在所述外延层(3)中形成浅沟槽隔离区域(91)。
834.91.根据条项78所述的方法，还包括：
835.在所述外延层(3)上形成至少一个晶体管。
836.92.一种用于制造半导体器件(100)的方法，包括：
837.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
838.在所述外延层(3)的顶表面上形成硬掩模层(4)；
839.使用第七软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第一沟槽(51)和第三沟槽(53)，所述第一沟槽(51)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第一深度(d1)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第一深度(d1)的第三深度(d3)；
840.在所述第一沟槽(51)中形成第一深沟槽结构(511)，所述第一深沟槽结构(511)被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；
841.在所述第三沟槽(53)中形成临时深沟槽结构(534)；
842.使用第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)；
843.在所述第三沟槽(53)中将所述第二掺杂类型的掺杂物倾斜注入到所述半导体主体(11)中，以靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；以及
844.在所述第三沟槽(53)中填充介电材料(83)，以形成第三深沟槽隔离结构(531)。
845.93.根据条项92所述的方法，其中所述第一深沟槽结构(511)和所述临时深沟槽结构(534)的形成包括：
846.在所述第一沟槽(51)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
847.在所述第一沟槽(51)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层
(8)，使得所述介电层(8)在所述第一沟槽(51)中形成从所述外延层(3)的顶表面朝向所述第一沟槽(51)的底部延伸的第二开口(54)，并且所述介电层(8)完全填充所述所述第三沟槽(53)，其中所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述临时深沟槽结构(534)。
848.94.根据条项93所述的方法，其中所述第一深沟槽结构(511)的形成还包括：
849.对所述介电层(8)和所述衬垫(7)进行各向异性刻蚀，以使所述第二开口(54)延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)，并且在位于所述第一沟槽(51)的底部处的所述衬垫(7)中形成与所述第二开口(54)对准的第一开口(71)；
850.穿过所述第二开口(54)和所述第一开口(71)对所述衬底(1)进行离子注入，以靠近所述第一沟槽(51)的底部在所述衬底(1)中形成第二掺杂区(9)，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度；以及
851.利用第一导电材料(61)填充所述第一开口(71)和所述第二开口(54)，从而形成所述第一深沟槽结构(511)。
852.95.根据条项92所述的方法，还包括：靠近所述第一沟槽(51)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
853.96.根据条项95所述的方法，还包括：在进行离子注入之前，在所述第一沟槽(51)中以及所述第三沟槽(53)的上表面形成薄保护层。
854.97.根据条项92所述的方法，其中使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀包括：
855.使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的一部分，从而形成第二浅沟槽(532)；
856.在所述硬掩模层(4)中的第三沟槽开口(530)以及所述第二浅沟槽(532)的侧壁上形成侧墙(556)；以及
857.去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的剩余部分。
858.98.根据条项92所述的方法，其中所述介电材料(83)包括氧化物或未掺杂的多晶硅。
859.99.一种半导体器件(100)，包括：
860.半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
861.第一沟槽(51)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第一深度(d1)；
862.第三沟槽(53)，从所述外延层(3)的顶表面延伸到所述埋层(2)中，并且具有小于所述第一深度(d1)的第三深度(d3)；
863.第一深沟槽结构(511)，设置在所述第一沟槽(51)中，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面；以及
864.第二导电材料(62)，填充所述第三沟槽(53)，并且被配置为将所述埋层(2)电连接
至所述外延层(3)的顶表面。
865.100.根据条项99所述的半导体器件(100)，其中所述第一深沟槽结构(511)包括：
866.衬垫(7)，形成在所述第一沟槽(51)的侧壁以及底部的至少一部分上，并且包括形成在所述第一沟槽(51)的底部处的第一开口(71)；
867.介电层(8)，在所述第一沟槽(51)中设置在所述衬垫(7)内部，并且包括从所述外延层(3)的顶表面延伸到位于所述第一沟槽(51)的底部处的所述衬垫(7)的第二开口(54)，所述第二开口(54)与所述第一开口(71)对准；以及
868.第一导电材料(61)，填充所述第一开口(71)和所述第二开口(54)，并且被配置为将所述衬底(1)电连接至所述外延层(3)的顶表面。
869.101.根据条项100所述的半导体器件(100)，其中所述第一导电材料(61)包括具有所述第一掺杂类型的多晶硅。
870.102.根据条项99所述的半导体器件(100)，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
871.103.根据条项99所述的半导体器件(100)，还包括：
872.第一掺杂区(82)，靠近所述第三沟槽(53)的侧壁形成在所述外延层(3)中并且具有所述第二掺杂类型，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述第二导电材料(62)一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
873.104.根据条项99所述的半导体器件(100)，还包括第二掺杂区(9)，所述第二掺杂区(9)靠近所述第一沟槽(51)的底部形成在所述衬底(1)中，所述第二掺杂区(9)具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
874.105.根据条项99所述的半导体器件(100)，还包括：
875.浅沟槽隔离区域(91)，形成在所述外延层(3)中。
876.106.根据条项99所述的半导体器件(100)，还包括：
877.至少一个晶体管，形成在所述外延层(3)上。
878.第三组条项：
879.1.一种用于制造半导体器件(100)的方法，包括：
880.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
881.在所述外延层(3)的顶表面上形成硬掩模层(4)；
882.使用单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第二沟槽(52)和第三沟槽(53)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(d2)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(d2)的第三深度(d3)；
883.靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；
884.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；以及
885.在所述第三沟槽(53)中形成第三深沟槽隔离结构(531)，所述第三深沟槽隔离结构(531)被配置为隔离所述外延层(3)中的不同器件区域。
886.2.根据条项1所述的方法，其中形成所述硬掩模层(4)包括：
887.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
888.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
889.在所述氮化物层(42)上沉积第二氧化物层(43)。
890.3.根据条项1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：
891.使用所述单个软掩模层(10)对所述硬掩模层(4)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第二沟槽开口(520)和第三沟槽开口(530)；
892.剥离所述单个软掩模层(10)；以及
893.使用所述硬掩模层(4)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第二沟槽开口(520)对准的所述第二沟槽(52)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。
894.4.根据条项1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：
895.使用所述单个软掩模层(10)对所述硬掩模层(4)以及所述外延层(3)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第二沟槽开口(520)和第三沟槽开口(530)，并且在所述外延层(3)中形成分别与所述第二沟槽开口(520)以及所述第三沟槽开口(530)对准的第一浅沟槽(555)；
896.在所述第二沟槽开口(520)、所述第三沟槽开口(530)以及所述第一浅沟槽(555)的侧壁上形成侧墙(556)；以及
897.经由所述第一浅沟槽(555)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第二沟槽开口(520)对准的所述第二沟槽(52)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。
898.5.根据条项4所述的方法，还包括：
899.在形成所述第一掺杂区(82)之后通过各向同性刻蚀去除所述侧墙(556)。
900.6.根据条项4所述的方法，其中所述侧墙(556)包括氮化物。
901.7.根据条项1所述的方法，其中使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀包括：
902.使用所述单个软掩模层(10)对所述硬掩模层(4)和所述半导体主体(11)进行单次刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第二沟槽开口(520)和第三沟槽开口(530)，并且在所述半导体主体(11)中同时形成与所述第二沟槽开口(520)对准的所述第二沟槽(52)以及与所述第三沟槽开口(530)对准的所述第三沟槽(53)。
903.8.根据条项1所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
904.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
905.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
906.9.根据条项1所述的方法，其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：
907.在所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
908.在所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充所述第三沟槽(53)。
909.10.根据条项1所述的方法，其中靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的所述第一掺杂区(82)包括：
910.在所述第三沟槽(53)中沉积扩散材料(81)，所述扩散材料(81)包含所述第二掺杂类型的掺杂物；以及
911.对所述扩散材料(81)进行热退火，以使所述掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中，形成所述第一掺杂区(82)。
912.11.根据条项10所述的方法，其中所述扩散材料(81)部分地填充所述第三沟槽(53)，并且其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：
913.在所述第三沟槽(53)中继续填充介电材料，以封住所述扩散材料(81)，所述扩散材料(81)与所述介电材料一起形成所述第三深沟槽隔离结构(531)。
914.12.根据条项10所述的方法，其中中当所述第一掺杂类型为p型时，所述扩散材料(81)包括pocl3玻璃和磷硅酸盐玻璃中的至少一项，并且所述掺杂物为磷元素，以及
915.其中当所述第一掺杂类型为n型时，所述扩散材料(81)包括硼硅酸盐玻璃，并且所述掺杂物为硼元素。
916.13.根据条项10所述的方法，其中所述第一掺杂区(82)被形成在所述第三沟槽(53)的两侧。
917.14.根据条项10所述的方法，其中所述扩散材料(81)完全填充或者部分地填充所述第三沟槽(53)。
918.15.根据条项14所述的方法，其中所述扩散材料(81)内部形成有气隙(810)。
919.16.根据条项10所述的方法，还包括：
920.对所述第三沟槽(53)中的所述扩散材料(81)进行刻蚀，以去除所述扩散材料(81)。
921.17.根据条项16所述的方法，其中所述第二深沟槽隔离结构(521)和所述第三深沟槽隔离结构(531)的形成包括：
922.在所述第二沟槽(52)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
923.在所述第二沟槽(52)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)完全填充所述第二沟槽(52)和所述第三沟槽(53)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)，并且所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述第三深沟槽隔离结构(531)。
924.18.根据条项1所述的方法，还包括：靠近所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
925.19.根据条项18所述的方法，还包括：在进行离子注入之前，在所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
926.20.根据条项1所述的方法，其中靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的所述第一掺杂区(82)包括：
927.通过在所述第三沟槽(53)的侧壁上进行所述第二掺杂类型的掺杂物的倾斜角度注入来形成所述第一掺杂区(82)。
928.21.根据条项1所述的方法，还包括：
929.在所述外延层(3)中形成浅沟槽隔离区域(91)。
930.22.根据条项1所述的方法，还包括：
931.在所述外延层(3)上形成至少一个晶体管。
932.23.一种用于制造半导体器件(100)的方法，包括：
933.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
934.在所述外延层(3)的顶表面上形成硬掩模层(4)；
935.使用第一软掩模层(101)对所述硬掩模层(4)进行第一刻蚀，以在所述硬掩模层(4)中同时形成贯穿所述硬掩模层(4)的第二沟槽开口(520)和第三沟槽开口(530)；
936.剥离所述第一软掩模层(101)；
937.在所述硬掩模层(4)上形成第二软掩模层(102)，所述第二软掩模层(102)包括第三开口(1021)，所述第三开口(1021)暴露所述硬掩模层(4)的靠近所述第三沟槽开口(530)的一个或多个部分；
938.经由所述第三开口(1021)将所述第二掺杂类型的掺杂物注入到所述外延层(3)中；
939.剥离所述第二软掩模层(102)；
940.使用所述硬掩模层(4)对所述半导体主体(11)进行第二刻蚀，以在所述半导体主体(11)中形成与所述第二沟槽开口(520)对准的第二沟槽(52)以及与所述第三沟槽开口(530)对准的第三沟槽(53)；
941.对所述掺杂物进行热退火，以在所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；
942.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；以及
943.在所述第三沟槽(53)中形成第三深沟槽隔离结构(531)，所述第三深沟槽隔离结构(531)被配置为隔离所述外延层(3)中的不同器件区域。
944.24.根据条项23所述的方法，其中当所述第一掺杂类型为p型时，所述掺杂物为磷元素，以及
945.其中当所述第一掺杂类型为n型时，所述掺杂物为硼元素。
946.25.根据条项23所述的方法，其中所述第一掺杂区(82)仅形成在所述第三沟槽(53)的一侧。
947.26.根据条项25所述的方法，其中所述第一掺杂区(82)形成在所述第二沟槽(52)和所述第三沟槽(53)之间。
948.27.根据条项23所述的方法，其中所述第二深沟槽隔离结构(521)和所述第三深沟槽隔离结构(531)的形成包括：
949.在所述第二沟槽(52)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
950.在所述第二沟槽(52)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)完全填充所述第二沟槽(52)和所述第三沟槽(53)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)，并且所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述第三深沟槽隔离结构(531)。
951.28.根据条项23所述的方法，还包括：靠近所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
952.29.根据条项28所述的方法，还包括：在进行离子注入之前，在所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
953.30.根据条项23所述的方法，其中形成所述硬掩模层(4)包括：
954.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
955.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
956.在所述氮化物层(42)上沉积第二氧化物层(43)。
957.31.根据条项23所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
958.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
959.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
960.32.根据条项23所述的方法，其中在所述第三沟槽(53)中形成所述第三深沟槽隔离结构(531)包括：
961.在所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
962.在所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充所述第三沟槽(53)。
963.33.根据条项23所述的方法，还包括：
964.在所述外延层(3)中形成浅沟槽隔离区域(91)。
965.34.根据条项23所述的方法，还包括：
966.在所述外延层(3)上形成至少一个晶体管。
967.35.一种半导体器件(100)，包括：
968.半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
969.第二沟槽(52)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第二深度(d2)；
970.第三沟槽(53)，从所述外延层(3)的顶表面延伸到所述埋层(2)中，并且具有小于
所述第二深度(d2)的第三深度(d3)；
971.第二深沟槽隔离结构(521)，设置在所述第二沟槽(52)中，并且被配置为隔离所述外延层(3)中的不同器件区域；
972.第三深沟槽隔离结构(531)，设置在所述第三沟槽(53)中，并且被配置为隔离所述外延层(3)中的不同器件区域；以及
973.第一掺杂区(82)，靠近所述第三沟槽(53)的侧壁形成在所述外延层(3)中并且具有所述第二掺杂类型，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
974.36.根据条项35所述的半导体器件(100)，其中所述第二深沟槽隔离结构(521)包括：
975.衬垫(7)，设置在所述第二沟槽(52)的侧壁和底部上；以及
976.介电层(8)，在所述第二沟槽(52)中设置在所述衬垫(7)内部。
977.37.根据条项35所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括：
978.衬垫(7)，设置在所述第三沟槽(53)的侧壁和底部上；以及
979.介电层(8)，在所述第三沟槽(53)中设置在所述衬垫(7)内部。
980.38.根据条项35所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括：
981.扩散材料(81)，部分地填充所述第三沟槽(53)；以及
982.介电材料，在所述第三沟槽(53)中封住所述扩散材料(81)，所述扩散材料(81)与所述介电材料一起形成所述第三深沟槽隔离结构(531)。
983.39.根据条项35所述的半导体器件(100)，其中所述第三深沟槽隔离结构(531)包括氧化物或未掺杂的多晶硅。
984.40.根据条项35所述的半导体器件(100)，其中所述第一掺杂区(82)设置在所述第三沟槽(53)的两侧或者仅设置在所述第三沟槽(53)的一侧。
985.41.根据条项40所述的半导体器件(100)，其中所述第一掺杂区(82)形成在所述第二沟槽(52)和所述第三沟槽(53)之间。
986.42.根据条项35所述的半导体器件(100)，还包括第三掺杂区，所述第三掺杂区靠近所述第二沟槽(52)的底部形成在所述衬底(1)中，所述第三掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
987.43.根据条项35所述的半导体器件(100)，还包括：
988.浅沟槽隔离区域(91)，形成在所述外延层(3)中。
989.44.根据条项35所述的半导体器件(100)，还包括：
990.至少一个晶体管，形成在所述外延层(3)上。
991.45.一种用于制造半导体器件(100)的方法，包括：
992.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
993.在所述外延层(3)的顶表面上形成硬掩模层(4)；
994.使用第三软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第三沟槽开口(530)并且在所述半导体主体(11)中形成与所述第三沟槽开口(530)对准的第三沟槽(53)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有第三深度(d3)；
995.剥离所述第三软掩模层；
996.利用第二导电材料(62)填充所述第三沟槽开口(530)和所述第三沟槽(53)；
997.使用第四软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第二沟槽开口(520)，并且在所述半导体主体(11)中形成与所述第二沟槽开口(520)对准的第二沟槽(52)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有大于所述第三深度(d3)的第二深度(d2)；以及
998.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域。
999.46.根据条项45所述的方法，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
1000.47.根据条项46所述的方法，还包括：对具有所述第二掺杂类型的多晶硅进行热退火，以使所述多晶硅中的掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成掺杂区，所述掺杂区从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述多晶硅一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
1001.48.根据条项45所述的方法，其中形成所述硬掩模层(4)包括：
1002.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
1003.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
1004.在所述氮化物层(42)上沉积第二氧化物层(43)。
1005.49.根据条项45所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
1006.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
1007.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
1008.50.根据条项45所述的方法，其中所述第二深沟槽隔离结构(521)的形成包括：
1009.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
1010.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)。
1011.51.根据条项45所述的方法，还包括：靠近所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
1012.52.根据条项51所述的方法，还包括：在进行离子注入之前，在所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
1013.53.根据条项45所述的方法，还包括：
1014.在所述外延层(3)中形成浅沟槽隔离区域(91)。
1015.54.根据条项45所述的方法，还包括：
1016.在所述外延层(3)上形成至少一个晶体管。
1017.55.一种用于制造半导体器件(100)的方法，包括：
1018.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
1019.在所述外延层(3)的顶表面上形成硬掩模层(4)；
1020.使用第五软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述硬掩模层(4)中形成贯穿所述硬掩模层(4)的第二沟槽开口(520)，并且在所述半导体主体(11)中形成与所述第二沟槽开口(520)对准的第二沟槽(52)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(d2)；
1021.剥离所述第五软掩模层；
1022.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；
1023.剥离所述硬掩模层(4)；
1024.使用第六软掩模层对所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中形成第三沟槽(53)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(d2)的第三深度(d3)；以及
1025.利用第二导电材料(62)填充所述第三沟槽(53)，所述第二导电材料(62)被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
1026.56.根据条项55所述的方法，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
1027.57.根据条项56所述的方法，还包括：对具有所述第二掺杂类型的多晶硅进行热退火，以使所述多晶硅中的掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成掺杂区，所述掺杂区从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述多晶硅一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
1028.58.根据条项55所述的方法，其中形成所述硬掩模层(4)包括：
1029.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
1030.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
1031.在所述氮化物层(42)上沉积第二氧化物层(43)。
1032.59.根据条项55所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
1033.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
1034.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
1035.60.根据条项55所述的方法，其中所述第二深沟槽隔离结构(521)的形成包括：
1036.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
1037.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)。
1038.61.根据条项55所述的方法，还包括：靠近所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
1039.62.根据条项61所述的方法，还包括：在进行离子注入之前，在所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
1040.63.根据条项55所述的方法，还包括：
1041.在形成所述第二深沟槽隔离结构(521)之后并且在形成所述第三沟槽(53)之前，在所述外延层(3)中形成浅沟槽隔离区域(91)。
1042.64.根据条项55所述的方法，还包括：
1043.在所述外延层(3)上形成至少一个晶体管。
1044.65.一种用于制造半导体器件(100)的方法，包括：
1045.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
1046.在所述外延层(3)的顶表面上形成硬掩模层(4)；
1047.使用第七软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第二沟槽(52)和第三沟槽(53)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(d2)，所述第三沟槽(53)从所述外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(d2)的第三深度(d3)；
1048.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；
1049.在所述第三沟槽(53)中形成临时深沟槽结构(534)；
1050.使用第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)；以及
1051.利用第二导电材料(62)填充所述第三沟槽(53)，所述第二导电材料(62)被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
1052.66.根据条项65所述的方法，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
1053.67.根据条项66所述的方法，还包括：对具有所述第二掺杂类型的多晶硅进行热退火，以使所述多晶硅中的掺杂物扩散到所述外延层(3)中的靠近所述第三沟槽(53)的侧壁的区域中形成掺杂区，所述掺杂区从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述多晶硅一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
1054.68.根据条项65所述的方法，其中形成所述硬掩模层(4)包括：
1055.在所述外延层(3)的顶表面上生长第一氧化物层(41)；
1056.在所述第一氧化物层(41)上沉积氮化物层(42)；以及
1057.在所述氮化物层(42)上沉积第二氧化物层(43)。
1058.69.根据条项65所述的方法，其中在所述第二沟槽(52)中形成所述第二深沟槽隔离结构(521)包括：
1059.在所述第二沟槽(52)的侧壁和底部上形成衬垫(7)；以及
1060.在所述第二沟槽(52)中在所述衬垫(7)内部形成介电层(8)，所述介电层(8)完全填充或者部分地填充所述第二沟槽(52)。
1061.70.根据条项65所述的方法，其中所述第二深沟槽隔离结构(521)和所述临时深沟槽结构(534)的形成包括：
1062.在所述第二沟槽(52)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
1063.在所述第二沟槽(52)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)完全填充所述第二沟槽(52)和所述第三沟槽(53)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)，并且所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述临时深沟槽结构(534)。
1064.71.根据条项65所述的方法，还包括：靠近所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
1065.72.根据条项71所述的方法，还包括：在进行离子注入之前，在所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
1066.73.根据条项65所述的方法，其中使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀包括：
1067.使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的一部分，从而形成第二浅沟槽(532)；
1068.在所述硬掩模层(4)中的第三沟槽开口(530)以及所述第二浅沟槽(532)的侧壁上形成侧墙(556)；以及
1069.去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的剩余部分。
1070.74.根据条项65所述的方法，还包括：
1071.在所述外延层(3)中形成浅沟槽隔离区域(91)。
1072.75.根据条项65所述的方法，还包括：
1073.在所述外延层(3)上形成至少一个晶体管。
1074.76.一种用于制造半导体器件(100)的方法，包括：
1075.提供半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
1076.在所述外延层(3)的顶表面上形成硬掩模层(4)；
1077.使用第七软掩模层对所述硬掩模层(4)和所述半导体主体(11)进行刻蚀，以在所述半导体主体(11)中同时形成第二沟槽(52)和第三沟槽(53)，所述第二沟槽(52)从所述外延层(3)的顶表面延伸到所述衬底(1)中并且具有第二深度(d2)，所述第三沟槽(53)从所述
外延层(3)的顶表面延伸到所述埋层(2)中或者所述外延层(3)中靠近所述埋层(2)的位置处，并且具有小于所述第二深度(d2)的第三深度(d3)；
1078.在所述第二沟槽(52)中形成第二深沟槽隔离结构(521)，所述第二深沟槽隔离结构(521)被配置为隔离所述外延层(3)中的不同器件区域；
1079.在所述第三沟槽(53)中形成临时深沟槽结构(534)；
1080.使用第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)；
1081.在所述第三沟槽(53)中将所述第二掺杂类型的掺杂物倾斜注入到所述半导体主体(11)中，以靠近所述第三沟槽(53)的侧壁在所述外延层(3)中形成具有所述第二掺杂类型的第一掺杂区(82)，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面；以及
1082.在所述第三沟槽(53)中填充介电材料(83)，以形成第三深沟槽隔离结构(531)。
1083.77.根据条项76所述的方法，其中所述第二深沟槽隔离结构(521)和所述临时深沟槽结构(534)的形成包括：
1084.在所述第二沟槽(52)以及所述第三沟槽(53)的侧壁和底部上形成衬垫(7)；以及
1085.在所述第二沟槽(52)以及所述第三沟槽(53)中在所述衬垫(7)内部形成介电层(8)，使得所述介电层(8)完全填充所述第二沟槽(52)和所述第三沟槽(53)，其中所述第二沟槽(52)中的所述衬垫(7)和所述介电层(8)形成所述第二深沟槽隔离结构(521)，并且所述第三沟槽(53)中的所述衬垫(7)和所述介电层(8)形成所述临时深沟槽结构(534)。
1086.78.根据条项76所述的方法，还包括：靠近所述第二沟槽(52)的底部在所述衬底(1)中进行离子注入而形成掺杂区，所述掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
1087.79.根据条项78所述的方法，还包括：在进行离子注入之前，在所述第二沟槽(52)中以及所述第三沟槽(53)的上表面形成薄保护层。
1088.80.根据条项76所述的方法，其中使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀包括：
1089.使用所述第八软掩模层(103)对所述第三沟槽(53)中的所述临时深沟槽结构(534)进行刻蚀，以去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的一部分，从而形成第二浅沟槽(532)；
1090.在所述硬掩模层(4)中的第三沟槽开口(530)以及所述第二浅沟槽(532)的侧壁上形成侧墙(556)；以及
1091.去除所述第三沟槽(53)中的所述临时深沟槽结构(534)的剩余部分。
1092.81.根据条项76所述的方法，其中所述介电材料(83)包括氧化物或未掺杂的多晶硅。
1093.82.一种半导体器件(100)，包括：
1094.半导体主体(11)，所述半导体主体(11)包括衬底(1)、设置在所述衬底(1)之上的埋层(2)以及设置在所述埋层(2)之上的外延层(3)，所述衬底(1)具有第一掺杂类型，所述埋层(2)具有与所述第一掺杂类型相反的第二掺杂类型；
1095.第二沟槽(52)，从所述外延层(3)的顶表面延伸到所述衬底(1)中，并且具有第二
深度(d2)；
1096.第三沟槽(53)，从所述外延层(3)的顶表面延伸到所述埋层(2)中，并且具有小于所述第二深度(d2)的第三深度(d3)；
1097.第二深沟槽隔离结构(521)，设置在所述第二沟槽(52)中，并且被配置为隔离所述外延层(3)中的不同器件区域；以及
1098.第二导电材料(62)，填充所述第三沟槽(53)，并且被配置为将所述埋层(2)电连接至所述外延层(3)的顶表面。
1099.83.根据条项82所述的半导体器件(100)，其中所述第二深沟槽隔离结构(521)包括：
1100.衬垫(7)，设置在所述第二沟槽(52)的侧壁和底部上；以及
1101.介电层(8)，在所述第二沟槽(52)中设置在所述衬垫(7)内部。
1102.84.根据条项82所述的半导体器件(100)，其中所述第二导电材料(62)包括具有所述第二掺杂类型的多晶硅。
1103.85.根据条项82所述的半导体器件(100)，还包括：
1104.第一掺杂区(82)，靠近所述第三沟槽(53)的侧壁形成在所述外延层(3)中并且具有所述第二掺杂类型，所述第一掺杂区(82)从所述外延层(3)的顶表面延伸到所述埋层(2)，并且被配置为与所述第二导电材料(62)一起将所述埋层(2)电连接至所述外延层(3)的顶表面。
1105.86.根据条项82所述的半导体器件(100)，还包括：
1106.浅沟槽隔离区域(91)，形成在所述外延层(3)中。
1107.87.根据条项82所述的半导体器件(100)，还包括：
1108.至少一个晶体管，形成在所述外延层(3)上。
1109.88.根据条项82所述的半导体器件(100)，还包括第三掺杂区，所述第三掺杂区靠近所述第二沟槽(52)的底部形成在所述衬底(1)中，所述第三掺杂区具有所述第一掺杂类型，并且具有高于所述衬底(1)的掺杂浓度。
1110.以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其他普通技术人员能理解本文披露的各实施例。