用于集成电路的再分布层以及集成电路的制作方法

这里的实施例涉及再分布层以及集成电路。

背景技术：

1、众所周知，集成电路(ic)由多个由半导体、绝缘和导电材料制成的重堆叠组成，通常由光刻法定义。

2、在集成电路制造工艺的第一阶段(在本领域中称为前端线(feol))中，在晶片表面上图案化诸如晶体管、二极管、电阻器和电容器等的单个器件。

3、在第二阶段(在本领域中称为线路后端(beol))，各个器件通过导电金属线互连。特别是，由于现代ic布局的复杂性和单个器件的高密度，后端工艺包括制造多个堆叠的金属层，通过电介质层彼此电绝缘；通过介电层的通孔将任何金属层连接到下面的金属层和/或上面的金属层。

4、在ic制造工艺的第三阶段中，属于beol阶段(这有助于随后的封装工艺)，在最后的金属互连层上方图案化再分布层(rdl)。众所周知，再分布层是用于将输入/输出焊盘路由到管芯区域上的其他位置的额外金属层，从而在封装制造期间实现更简单的接合(例如，芯片到芯片的接合)。此外，它是能够降低i/o访问电阻的功率金属层。最后一层金属层的设计也符合包装工艺要求。

5、图1示意性地示出了根据现有技术的集成电路(ic 1)的一部分的横截面图，该部分包括焊盘，该焊盘未明确示出，并且是ic 1的区域，以及再分布层(rdl)2，其可用于向焊盘提供电信号或从焊盘获取电信号。特别地，ic 1在由彼此正交的三个轴x、y、z限定的空间坐标系中表示，并且截面视图在由x轴和z轴限定的xz平面上获得。在下文中，厚度、深度和高度是沿着z轴测量的，“顶部”和“底部”、“上方”和“下方”的含义是参照z轴的方向定义的。

6、ic 1包括由导电材料制成的互连层3；再分布层2包括在互连层3上方延伸的电介质层4和在电介质层4上方延伸的第一钝化层6。一个或多个另外的层(未示出)可以存在于互连层3和介电层4之间(例如，在层3由cu制成的情况下，保护cu金属化的另外的sin层可以存在于互联层3和电介质层4之间)。

7、再分布层2还包括阻挡区域8，该阻挡区域8在第一钝化层6的顶表面上方延伸并跨越第一钝化层4和介电层6的整个深度，从而与互连层3接触。

8、再分布层2还包括在阻挡区域8的顶部延伸的导电区域10。特别地，在ic 1的俯视图中，导电区域10在由阻挡区域8限定的区域内延伸。

9、阻挡区域8和导电区域10形成从互连层3到第一钝化层6的顶表面的导电路径。

10、再分布层2还包括涂覆区域12，该涂覆区域12在第一钝化层6上方、导电区域10和阻挡区域8周围以及导电区域10上方延伸，涂覆区域12完全覆盖导电区域10。

11、换句话说，涂覆区域12完全覆盖阻挡区域8和导电区域10的在第一钝化层6的顶表面上方延伸的部分。

12、再分布层2还包括第二钝化层或光敏绝缘层16(例如，由聚酰亚胺、pbo、环氧树脂等制成)，其完全覆盖远离焊盘的涂层区域12。

13、特别地，用于再分布层2的导电材料的方便选择是使得导电区域10由铜(cu)制成，涂层区域12由氮化硅(sin)制成，厚度约为0.5-1μm。可以根据需要选择其他厚度。

14、在焊盘位置，导电区域10可以通过引线键合或通过导电柱(例如，由铜制成)电接触，导电柱通过开口16a生长在导电区域10上(例如，通过电镀)，开口16a穿过第二钝化层16和涂层12形成，如图2a所示。

15、参考图2a，与图1相同的特征用相同的附图标记表示。这里，导电区域10由氮化硅涂层12和钝化层16覆盖。钝化层16横向延伸至导电区域10和涂层12，并部分位于导电区域10与涂层12上方。特别地，钝化层16具有顶部开口16a，其目的是允许访问导电区域10。在蚀刻掉通过开口16a暴露的涂层12的部分的步骤之后，可以通过这样的开口16a电和物理地访问导电区域10。

16、在去除涂层12的这一部分之后，导电区域10可电访问以进行电测试，特别是ews(“电晶片分选”)测试、功能测试或其他可靠性测试。为了不损坏或导致导电区域10的暴露部分的腐蚀/氧化，ews测试应在低温(通常为环境温度或更低)下进行。这限制了可以进行的测试的数量和类型。此外，尽管在这些步骤期间采取了所有措施，但在ews测试之前、期间和/或之后，铜表面仍经历氧化/腐蚀现象，这导致导电区域10的表面普遍退化。

17、如图2b所示，不期望的层23(例如，氧化或腐蚀层)不仅在暴露的铜表面上延伸，而且部分在涂层12(图中未示出)下方延伸。

18、图2c示出了封装ic 1的进一步制造步骤，其中模制层24被沉积在导电区域10上的开口16a内(并且至少部分地沉积在不期望的层23上)。模制层24在导电区域10处开口(例如，通过激光钻孔工艺)以到达导电区域10。不期望的层23和可选的导电区域10也通过激光钻孔过程被部分去除，以暴露其上可以进行电镀铜生长工艺的下层铜表面，以生长提供到再分布层2的电访问的厚铜柱25。

19、在制造过程中，前端工艺(图2a)和后端工艺(图2c)之间的步骤涉及未钝化的cu材料的数个腐蚀问题。这种腐蚀现象也可能在装置的工作寿命后期发生负面变化。

20、如图2c所示，模制层24的未移除部分至少部分地耦合在不期望层23的残余部分上。在保护层12下方和/或模制层24下方存在不期望的层23可能导致在进一步的制造步骤期间或更危险的是，在这样制造的器件的工作寿命期间，保护层12和/或模塑层24从导电区域10不可逆地分离。事实上，层23不是稳定的材料，并且可能容易受到环境污染，例如cl、so4或氟化合物，从而导致rdl金属化的进一步腐蚀。

21、因此，本领域需要提供一种制造再分布层、再分布层、包括再分布层的集成电路的方法、用于执行集成电路的电测试的方法以及用于制造集成电路的封装结构的方法，以克服前面所示的问题。

技术实现思路

1、本公开的目的是提供一种用于集成电路的再分布层和一种集成电路，以至少部分地解决现有技术中存在的上述问题。

2、本公开的一方面提供了一种用于集成电路的再分布层，包括：导电互连层；导电体部，与所述导电互连层电接触；绝缘区域，围绕所述导电体部，所述绝缘区域在所述导电体部的表面处具有孔；绝缘介电保护层，其在所述绝缘区域上、并且部分地在所述导电体部的所述表面上延伸，所述绝缘介电保护层具有小于100nm的厚度，并且所述绝缘介电保护层被配置为对所述导电体部提供针对氧化和/或腐蚀的保护。

3、根据一个或多个实施例，其中所述绝缘介电保护层由包括铝或铪的介电氧化物材料制成或者由包括铝的介电氮化物材料制成。

4、根据一个或多个实施例，再分布层还包括在所述绝缘介电保护层上的另一保护层，所述另一保护层被配置为在不损坏的情况下耐受高达300℃的温度。

5、根据一个或多个实施例，其中所述另一保护层由从以下项构成的组选择的电介质或绝缘材料制成：氮化硅、氮化硅碳、碳化硅和氧化硅。

6、根据一个或多个实施例，其中所述另一保护层的厚度在0.01μm至1μm的范围内。

7、根据一个或多个实施例，其中所述绝缘区域包括完全覆盖所述导电体部的氮化硅涂层。

8、根据一个或多个实施例，其中所述绝缘区域还包括在所述涂层上的光敏绝缘层。

9、根据一个或多个实施例，其中所述绝缘区域包括完全覆盖所述导电体部的光敏绝缘层。

10、根据一个或多个实施例，再分布层进一步包括：在所述绝缘介电保护层上的模制层，所述模制层具有到达所述绝缘介电保护层的表面部分的第一通孔；其中所述绝缘介电保护层具有到达所述导电体部的所述表面的第二通孔；以及所述再分布层还包括电接触元件，所述电接触元件通过所述第一通孔和所述第二通孔电接触所述导电体部。

11、根据一个或多个实施例，其中所述电接触元件包括以下中的一项：位于所述第一通孔和所述第二通孔内的导电柱，所述导电柱与所述导电体部电接触；或导线，结合到所述导电体部的所暴露的表面。

12、本公开的另一方面提供了一种集成电路，具有根据上述一个或多个实施例所述的再分布层。

13、利用本公开的实施例有利地允许实现电晶片分选测试，而不需要预蚀刻步骤，从而保持了热机械稳定性。