二极管器件的制作方法

本申请涉及半导体，具体涉及一种二极管器件。

背景技术：

1、二极管通常用在逆变器中，且是逆变器中不可或缺的部分，其起到电流换向后续流的重要作用，因此，二极管的反向恢复速度快慢直接影响到逆变器的最终效率。

2、现有的二极管通常是基于传统pin结构获得，并采用重金属掺杂技术控制寿命，但是，该二极管在高频率下工作，其正向导通时，空穴的注入效率过高，从而导致二极管的反向恢复时间较长。

技术实现思路

1、鉴于此，本申请提供一种二极管器件，以解决现有的二极管器件在正向导通时空穴的注入效率高的问题。

2、本申请提供的一种二极管器件，包括：

3、阴极；

4、漂移层，设置于所述阴极上；

5、p型掺杂部，设置于所述漂移层远离所述阴极的一侧，所述p型掺杂部具有至少两个间隔设置的沟槽，所述沟槽还延伸入部分所述漂移层；

6、多晶硅部，所述多晶硅部填充于所述沟槽中；

7、第一n型掺杂部和第二n型掺杂部，设置于所述p型掺杂部中，且位于每两相邻的所述沟槽之间，所述第一n型掺杂部与所述第二n型掺杂部接触；以及

8、阳极，设置于所述p型掺杂部远离所述阴极的一侧。

9、其中，所述第一n型掺杂部的宽度与所述第二n型掺杂部的宽度相等。

10、其中，所述第一n型掺杂部的宽度小于所述第二n型掺杂部的宽度。

11、其中，自一所述沟槽到相邻的另一所述沟槽的方向上，所述第一n型掺杂部与所述第二n型掺杂部呈阶梯式排布。

12、其中，所述第一n型掺杂部的掺杂浓度小于所述第二n型掺杂部的掺杂浓度。

13、其中，所述p型掺杂部的掺杂浓度为1e14～1e16cm-3。

14、其中，所述第二n型掺杂部的掺杂浓度为1e14～1e16cm-3。

15、其中，所述第一n型掺杂部到所述漂移层的距离大于所述第二n型掺杂部到所述阳极的距离。

16、其中，所述第一n型掺杂部以及所述第二n型掺杂部均与所述多晶硅部间隔设置。

17、其中，所述第一n型掺杂部的长度与所述第二n型掺杂部的长度相等。

18、本申请公开一种二极管器件，包括阴极、漂移层、p型掺杂部、多晶硅部、第一n型掺杂部、第二n型掺杂部以及阳极，漂移层设置于阴极上，p型掺杂部设置于漂移层远离阴极的一侧，p型掺杂部具有至少两个间隔设置的沟槽，沟槽还延伸入部分漂移层，多晶硅部填充于沟槽中，第一n型掺杂部和第二n型掺杂部设置于p型掺杂部中且位于每两相邻的沟槽之间，第一n型掺杂部与第二n型掺杂部接触，阳极设置于p型掺杂部远离阴极的一侧。在本申请中，通过在p型掺杂部中设置有第一n型掺杂部和第二n型掺杂部，因p型掺杂部是因半导体中掺杂p型杂质离子形成，第一n型掺杂部和第二n型掺杂部是由半导体掺杂n型杂质离子形成，以中和掉部分p型掺杂部的掺杂浓度，从而可以降低正向导通时空穴的注入效率，进而可以降低反向恢复峰值电流，减少反向恢复时间。

技术特征：

1.一种二极管器件，其特征在于，包括：

2.根据权利要求1所述的二极管器件，其特征在于，所述第一n型掺杂部的宽度与所述第二n型掺杂部的宽度相等。

3.根据权利要求1所述的二极管器件，其特征在于，所述第一n型掺杂部的宽度小于所述第二n型掺杂部的宽度。

4.根据权利要求1所述的二极管器件，其特征在于，自一所述沟槽到相邻的另一所述沟槽的方向上，所述第一n型掺杂部与所述第二n型掺杂部呈阶梯式排布。

5.根据权利要求2所述的二极管器件，其特征在于，所述第一n型掺杂部的掺杂浓度小于所述第二n型掺杂部的掺杂浓度。

6.根据权利要求5所述的二极管器件，其特征在于，所述p型掺杂部的掺杂浓度为1e14～1e16cm-3。

7.根据权利要求6所述的二极管器件，其特征在于，所述第二n型掺杂部的掺杂浓度为1e14～1e16cm-3。

8.根据权利要求7所述的二极管器件，其特征在于，所述第一n型掺杂部到所述漂移层的距离大于所述第二n型掺杂部到所述阳极的距离。

9.根据权利要求8所述的二极管器件，其特征在于，所述第一n型掺杂部以及所述第二n型掺杂部均与所述多晶硅部间隔设置。

10.根据权利要求9所述的二极管器件，其特征在于，所述第一n型掺杂部的长度与所述第二n型掺杂部的长度相等。

技术总结
本申请公开一种二极管器件，包括阴极、漂移层、P型掺杂部、多晶硅部、第一N型掺杂部、第二N型掺杂部以及阳极，漂移层设置于阴极上，P型掺杂部设置于漂移层远离阴极的一侧，P型掺杂部具有至少两个间隔设置的沟槽，沟槽还延伸入部分漂移层中，多晶硅部填充于沟槽中，第一N型掺杂部和第二N型掺杂部设置于P型掺杂部中且位于每两相邻的沟槽之间，第一N型掺杂部与第二N型掺杂部接触，阳极设置于P型掺杂部远离阴极的一侧。在本申请中，通过在P型掺杂部中设置有第一N型掺杂部和第二N型掺杂部，以中和掉部分P型掺杂部的掺杂浓度，从而降低正向导通时空穴的注入效率。

技术研发人员：李伟聪,伍济
受保护的技术使用者：深圳市威兆半导体股份有限公司
技术研发日：20221221
技术公布日：2024/1/12