半导体结构及其制备方法与流程

1.本公开涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。


背景技术：

2.在传统的半导体器件工艺设计中，按照栅极结构与有源层之间的位置关系不同，薄膜晶体管（thin film transistor，tft）可以分为顶栅（top gate，tg）结构的薄膜晶体管，以及背沟道刻蚀（back channel etch，bce）结构的薄膜晶体管，顶栅结构的薄膜晶体管的优势在于有源层可以被栅极结构保护，避免受到后面制程影响。但是顶栅结构需要的光照次数较多，成本较高。背沟道刻蚀结构的薄膜晶体管具有尺寸小，沟道长度短，成本较低以及制备过程中所需光照次数较少等诸多优势。
3.然而，在传统的背沟道刻蚀结构的薄膜晶体管中，有源层在源漏极金属层刻蚀工艺中易受到酸液或等离子体损伤，从而影响器件整体性能；并且，由于沉积过程的台阶覆盖性较差，容易导致器件断线，进而降低器件的稳定性。


技术实现要素：

4.基于此，本公开提供一种半导体结构及其制备方法，至少能够突破半导体器件沉积过程的台阶覆盖能力的限制，有效解决有源层产生电性毁损的风险，同时有效保护了有源层不受后续湿刻刻蚀中酸碱液的制程影响，进而提高半导体器件的稳定性。
5.为了解决上述技术问题及其他问题，根据一些实施例，本公开的一方面提供一种半导体结构，半导体结构包括衬底、栅导电层、栅介质层、源极结构、漏级结构以及有源层；栅导电层形成于衬底的顶面；栅介质层，形成于衬底的顶面且覆盖栅导电层的外表面；其中，栅介质层的凸起部分沿第一方向的相对两侧形成有源极结构、漏级结构；栅介质层的凸起部分位于栅导电层的正上方，源极结构、漏级结构的顶面与栅介质层的凸起部分的顶面齐平；有源层覆盖栅介质层的凸起部分的顶面。
6.在上述实施例的半导体结构的制备方法中，栅介质层形成于衬底的顶面且覆盖栅导电层的外表面，栅介质层的凸起部分沿第一方向的相对两侧形成有源极结构、漏级结构；栅介质层的凸起部分位于栅导电层的正上方，源极结构、漏级结构的顶面与凸起部分的顶面齐平；有源层，覆盖凸起部分的顶面；由于源极结构以及漏级结构具有较好的延展性，实现对栅介质层的凸起部分侧壁的台阶形貌的良好覆盖，并且通过源极结构、漏级结构的顶面与凸起部分的顶面齐平，使得源极结构以及漏级结构与栅介质层的凸起部分顶面平缓相接，因此在源极结构以及漏级结构与栅介质层的凸起部分顶面的相接区域的顶面形成有源层时，有源层无需攀爬源极结构以及漏级结构与栅介质层的凸起部分顶面相接处的陡坡，在采用物理气相沉积（physical vapour deposition ，pvd）制备有源层的情况下，可以避免由于有源层的侧墙覆盖（side wall coverage）能力导致的断线，从而有效解决有源层产生电性毁损的风险，进而提高半导体器件的稳定性，并且制程中使用的光照次数少，结构简单，成本较低，可以避免源极结构以及漏级结构刻蚀时损伤有源层。
7.在一些实施例中，源极结构在衬底的顶面的正投影覆盖栅导电层的第一端在衬底的顶面的正投影；以及漏极结构在衬底的顶面的正投影覆盖栅导电层的第二端在衬底的顶面的正投影；其中，栅导电层的第一端及第二端为栅导电层沿第一方向的相对两端。
8.在一些实施例中，栅导电层的垂直于衬底的顶面的截面为梯形。
9.在一些实施例中，栅介质层的凸起部分在衬底的顶面的正投影，位于有源层在衬底的顶面的正投影的内部。
10.在一些实施例中，半导体结构还包括钝化层，钝化层覆盖有源层的裸露表面、源极结构的裸露顶面及漏极结构的裸露顶面。
11.根据一些实施例，本公开的另一方面提供一种半导体结构的制备方法，方法包括：提供衬底；于衬底的顶面形成栅导电层；于衬底的顶面形成覆盖栅导电层的外表面的栅介质层；于栅介质层的凸起部分沿第一方向的相对两侧形成源极结构、漏级结构，栅介质层的凸起部分位于栅导电层的正上方，源极结构、漏级结构的顶面与栅介质层的凸起部分的顶面齐平；形成覆盖栅介质层的凸起部分的裸露顶面的有源层。
12.在上述实施例的半导体结构中，通过在衬底上依次形成栅导电层、栅介质层、源极结构、漏级结构以及有源层，栅介质层的凸起部分位于栅导电层的正上方，源极结构、漏级结构的顶面与凸起部分的顶面齐平；由于源极结构以及漏级结构具有较好的延展性，实现对栅介质层的凸起部分侧壁的台阶形貌的良好覆盖，并且通过源极结构、漏级结构的顶面与凸起部分的顶面齐平，使得源极结构以及漏级结构与栅介质层的凸起部分顶面平缓相接，因此在源极结构以及漏级结构与栅介质层的凸起部分顶面的相接区域的顶面形成有源层时，有源层无需攀爬源极结构以及漏级结构与栅介质层的凸起部分顶面相接处的陡坡，在采用物理气相沉积（physical vapour deposition ，pvd）制备有源层的情况下，可以避免由于有源层的侧墙覆盖（side wall coverage）能力导致的断线，从而有效解决有源层产生电性毁损的风险，进而提高半导体器件的稳定性，并且制程中使用的光照次数少，结构简单，成本较低，可以避免源极结构以及漏级结构刻蚀时损伤有源层。
13.在一些实施例中，于衬底的顶面形成覆盖栅导电层的外表面的栅介质层，包括：形成环绕栅导电层的第一栅介质层，第一栅介质层的顶面与栅导电层的顶面齐平；形成覆盖第一栅介质层以及栅导电层的顶面的第二栅介质层；第一栅介质层以及第二栅介质层构成栅介质层。
14.在一些实施例中，于栅介质层的凸起部分沿第一方向的相对两侧形成源极结构、漏级结构，包括：形成导电材料层，导电材料层覆盖栅介质层的裸露顶面；平坦化处理导电材料层的顶面至暴露出凸起部分的顶面，剩余的导电材料层构成源极结构及漏级结构。
15.在一些实施例中，形成覆盖栅介质层的凸起部分的裸露顶面的有源层之后，还包括：形成钝化层，钝化层覆盖有源层的裸露表面、源极结构的裸露顶面及漏极结构的裸露顶面。
16.在一些实施例中，形成环绕栅导电层的第一栅介质层，包括：形成第一介质材料层，第一介质材料层覆盖衬底的裸露顶面及栅导电层的裸露表面；平坦化处理第一介质材料层的顶面至剩余的第一介质材料层的顶面与栅导电层的顶面齐平，剩余的第一介质材料层构成第一栅介质层。
附图说明
17.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为本公开一实施例中提供的一种半导体结构的截面示意图；图2为本公开另一实施例中提供的一种半导体结构的截面示意图；图3为本公开又一实施例中提供的一种半导体结构的截面示意图；图4为本公开又一实施例中提供的一种半导体结构的制备方法的流程示意图；图5-图15为本公开一实施例中半导体结构的制备方法中不同步骤所得结构的截面示意图。
19.附图标记说明：1、衬底；10、栅导电层；11、栅介质层；20、第一栅介质层；201、第一介质材料层；30、第二栅介质层；301、第二介质材料层；302、第二初始栅介质层；401、源极结构；402、漏级结构；403、导电材料层；50、有源层；60、钝化层。
具体实施方式
20.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
21.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
22.本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
23.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
24.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
25.请参考图1，在传统的背沟道刻蚀结构的薄膜晶体管中，由于有源层位于源漏极金
属层的下方，因此在源漏极金属层刻蚀工艺中，有源层易受到酸液或等离子体损伤，从而影响器件的整体性能。请参考图2，为了解决上述问题，可以将有源层50形成于源极结构401以及漏极结构402之上，从而避免制备源极结构401以及漏极结构402时对有源层50造成损伤，然而，由于有源层50的台阶形貌，在沉积过程中台阶覆盖性较差，例如，采用物理气相沉积制备有源层50的情况下，由于有源层50的侧墙覆盖能力较差，导致器件断线，进而降低器件的稳定性。并且，在采用再溅镀技术提高物理气相沉积的侧墙覆盖能力时，由于再溅镀过程中等离子体对有源层50再次进行轰击，造成有源层50损伤，导致器件性能的稳定性降低。
26.本公开旨在提供一种半导体结构及其制备方法，至少能够突破半导体器件沉积过程的台阶覆盖能力的限制，有效解决有源层产生电性毁损的风险，同时有效保护了有源层不受后续湿刻刻蚀中酸碱液的制程影响，进而提高半导体器件的稳定性。
27.请参考图3，根据一些实施例，提供了一种半导体结构，半导体结构包括衬底1、栅导电层10、栅介质层11、源极结构401、漏级结构402以及有源层50；栅导电层10形成于衬底1的顶面；栅介质层11形成于衬底1的顶面且覆盖栅导电层10的外表面；其中，栅介质层11的凸起部分沿第一方向的相对两侧形成有源极结构401、漏级结构402，第一方向可以为与衬底1顶面相平行的方向，例如图3中所示的ox方向；栅介质层11的凸起部分位于栅导电层10的正上方，源极结构401、漏级结构402的顶面与栅介质层11的凸起部分的顶面齐平；有源层50覆盖栅介质层11的凸起部分的顶面。
28.请继续参考图3，在上述实施例的半导体结构的制备方法中，栅介质层11形成于衬底1的顶面且覆盖栅导电层10的外表面，栅介质层11的凸起部分沿第一方向的相对两侧形成有源极结构401、漏级结构402；栅介质层11的凸起部分位于栅导电层10的正上方，源极结构401、漏级结构402的顶面与栅介质层11的凸起部分的顶面齐平；由于源极结构401以及漏级结构402具有较好的延展性，实现对栅介质层11的凸起部分侧壁的台阶形貌的良好覆盖，使得源极结构401以及漏级结构402与栅介质层11的凸起部分顶面平缓相接，因此在源极结构401以及漏级结构402与栅介质层11的凸起部分顶面的相接区域的顶面形成有源层50时，有源层50无需攀爬源极结构401以及漏级结构402与栅介质层11的凸起部分顶面相接处的陡坡，在采用物理气相沉积（physical vapour deposition，pvd）制备有源层50的情况下，可以避免由于有源层50的侧墙覆盖（side wall coverage）能力导致的断线，从而降低有源层50产生电性毁损的风险，进而提高半导体器件的稳定性，并且制程中使用的光照次数少，结构简单，成本较低，可以避免源极结构401以及漏级结构402刻蚀时损伤有源层50。
29.请继续参考图3，在一些实施例中，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅（si）衬底1、硅锗（sige）衬底1、硅锗碳（sigec）衬底1、碳化硅（sic）衬底1、砷化镓（gaas）衬底1、砷化铟（inas）衬底1、磷化铟（inp）衬底1或其它的iii/v半导体衬底1或ii/vi半导体衬底1。或者，还例如，衬底1可以是包括诸如si/sige、si/sic、绝缘体上硅（soi）或绝缘体上硅锗的层状衬底1。本领域的技术人员可以根据衬底1上形成的晶体管类型选择衬底1类型，因此衬底1的类型不应限制本公开的保护范围。
30.请继续参考图3，在一些实施例中，源极结构401在衬底1的顶面的正投影覆盖栅导电层10的第一端在衬底1的顶面的正投影；以及漏极结构402在衬底1的顶面的正投影覆盖栅导电层10的第二端在衬底1的顶面的正投影；其中，栅导电层10的第一端及第二端为栅导
电层10沿第一方向的相对两端，第一方向可以为与衬底1顶面相平行的方向，例如图3中所示的ox方向；从而确保半导体器件的正常功能。
31.请继续参考图3，在一些实施例中，栅导电层10的垂直于衬底1的顶面的截面为梯形。
32.请继续参考图3，在一些实施例中，栅介质层11的凸起部分在衬底1的顶面的正投影，位于有源层50在衬底1的顶面的正投影的内部，使得有源层50与源极结构401以及漏极结构402具有良好的连接，有效解决有源层50产生电性毁损的风险，进而提高半导体器件的稳定性。
33.请继续参考图3，在一些实施例中，半导体结构还包括钝化层60，钝化层60覆盖有源层50的裸露表面、源极结构401的裸露顶面及漏极结构402的裸露顶面，钝化层60的材料包括氧化硅、氧化铝、氮化硅、磷硅玻璃、硼硅玻璃、半绝缘多晶硅或其组合。随着半导体器件集成度的提高以及特征尺寸的减小，布线密度随之增加，钝化层60可以用于器件之间的绝缘以及布线之间电气隔离；此外，由于半导体器件表面与内部结构的差异，导致器件表面与内部性质的不同，而其表面只要有微量的污迹，例如，有害的杂质离子、水汽或尘埃等，就会影响器件表面的电学性质，例如，器件表面电导或表面态等，覆盖有源层50的裸露表面、源极结构401的裸露顶面及漏极结构402的裸露顶面的钝化层60能够将器件与周围环境气氛极性隔离，以增强器件对外来离子污迹的阻挡能力，控制并稳定半导体表面的特征，保护器件内部的互连，以及防止器件受到机械或化学损伤，从而提高器件性能的稳定性以及可靠性。
34.请继续参考图3，在一些实施例中，有源层50的材料包括多晶硅、铟镓锌氧化物（igzo）、砷化铟镓（ingaas）、氮化镓（gan）或其组合；通过采用上述材料，克服传统的材料在工艺堆叠过程中的应力及掺杂问题，从而降低多层沉积工艺的难度；作为示例， igzo的载流子迁移率是非晶硅的20倍至30倍，采用igzo可以提高充放电速率与响应速度，实现更快的刷新频率。
35.请继续参考图3，在一些实施例中，栅介质层11的材料可以包括硅氧化物、氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛、锶钛氧化物或其组合，源极结构401及/或漏极结构402的材料包括钛、钨、钽、钼、钴、铂、钛钨、氮化钨、氮化钛、氮硅化钛或其组合；通过采用上述材料，使得源极结构401以及漏级结构402具有较好的延展性，实现对栅介质层11的凸起部分侧壁的台阶形貌的良好覆盖，使得源极结构401以及漏级结构402与栅介质层11的凸起部分顶面平缓相接。
36.请参考图3及图4，根据一些实施例，提供了一种半导体结构的制备方法，方法包括：步骤s10：提供衬底1；步骤s20：于衬底1的顶面形成栅导电层10；步骤s30：于衬底1的顶面形成覆盖栅导电层10的外表面的栅介质层11；步骤s40：于栅介质层11的凸起部分沿第一方向的相对两侧形成源极结构401、漏级结构402，栅介质层11的凸起部分位于栅导电层10的正上方，源极结构401、漏级结构402的顶面与栅介质层11的凸起部分的顶面齐平；步骤s50：形成覆盖栅介质层11的凸起部分的裸露顶面的有源层50。
37.请继续参考图3及图4，在一些实施例中，在步骤s10中，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅（si）衬底1、硅锗（sige）衬底1、硅锗碳（sigec）衬底1、碳化硅（sic）衬底1、砷化镓（gaas）衬底1、砷化铟（inas）衬底1、磷化铟（inp）衬底1或其它的iii/v半导体衬底1或ii/vi半导体衬底1。或者，还例如，衬底1可以是包括诸如si/sige、si/sic、绝缘体上硅（soi）或绝缘体上硅锗的层状衬底1。本领域的技术人员可以根据衬底1上形成的晶体管类型选择衬底1类型，因此衬底1的类型不应限制本公开的保护范围。
38.请继续参考图3及图4，在步骤s20至步骤s50中，于衬底1的顶面形成栅导电层10，于衬底1的顶面形成覆盖栅导电层10的外表面的栅介质层11，于栅介质层11的凸起部分沿第一方向的相对两侧形成源极结构401、漏级结构402，第一方向可以为与衬底1顶面相平行的方向，例如图3中所示的ox方向，以及形成覆盖栅介质层11的凸起部分的裸露顶面的有源层50，均可以采用沉积工艺进行制备，例如，可以采用化学气相沉积或物理气相沉积（physical vapor deposition，pvd）等，化学气相沉积工艺方法可以包括常压化学气相沉积法（atmospheric-pressurecvd，apcvd）、低压化学气相沉积法（low-pressure cvd，lpcvd）或等离子增强化学气相沉积法（plasma-enhancedcvd，pecvd）中的一种或几种。
39.请继续参考图3及图4，在上述实施例的半导体结构中，通过在衬底1上依次形成栅导电层10、栅介质层11、源极结构401、漏级结构402以及有源层50，栅介质层11形成于衬底1的顶面且覆盖栅导电层10的外表面，栅介质层11的凸起部分沿第一方向的相对两侧形成有源极结构401、漏级结构402；栅介质层11的凸起部分位于栅导电层10的正上方，源极结构401、漏级结构402的顶面与栅介质层11的凸起部分的顶面齐平，由于源极结构401以及漏级结构402具有较好的延展性，实现对栅介质层11的凸起部分侧壁的台阶形貌的良好覆盖，使得源极结构401以及漏级结构402与栅介质层11的凸起部分顶面平缓相接，因此在源极结构401以及漏级结构402与栅介质层11的凸起部分顶面的相接区域的顶面形成有源层50时，有源层50无需攀爬源极结构401以及漏级结构402与栅介质层11的凸起部分顶面相接处的陡坡，在采用物理气相沉积（physical vapour deposition ，pvd）制备有源层50的情况下，可以避免由于有源层50的侧墙覆盖（side wall coverage）能力导致的断线，从而降低有源层50产生电性毁损的风险，进而提高半导体器件的稳定性，并且制程中使用的光照次数少，结构简单，成本较低，可以避免源极结构401以及漏级结构402刻蚀时损伤有源层50。
40.虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的依次限制，这些步骤可以以其它的依次执行。而且，虽然图4中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行依次也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
41.请参考图3，在一些实施例中，于衬底1的顶面形成覆盖栅导电层10的外表面的栅介质层11，包括：形成环绕栅导电层10的第一栅介质层20，第一栅介质层20的顶面与栅导电层10的顶面齐平；形成覆盖第一栅介质层20以及栅导电层10的顶面的第二栅介质层30；第一栅介质层20以及第二栅介质层30构成栅介质层11，通过第一栅介质层20与栅导电层10的顶面平滑相接，避免后续形成第二栅介质层30时，由于在不连续的表面形成第二栅介质层
30所造成的工艺缺陷，从而提高半导体器件的稳定性。
42.请参考图5至图7，在一些实施例中，形成环绕栅导电层10的第一栅介质层20，包括：形成第一介质材料层201，第一介质材料层201覆盖衬底1的裸露顶面及栅导电层10的裸露表面；平坦化处理第一介质材料层201的顶面至暴露出栅导电层10的顶面，剩余的第一介质材料层201构成第一栅介质层20，例如，可以采用终点检测技术沿第二方向，第二方向可以为衬底的厚度方向，例如oy方向，平坦化处理第一介质材料层201，直至暴露出栅导电层10的顶面，终点检测技术能够监测化学机械研磨工艺并在指定位置停止研磨，以减小对第一介质材料层201的过度研磨。
43.请参考图6至图8，在一些实施例中，形成第一栅介质层20，包括：在形成第一介质材料层201之后，采用化学机械研磨工艺处理第一介质材料层201的顶面至暴露出栅导电层10的顶面；去除部分栅导电层10至剩余的栅导电层10的顶面与剩余的第一介质材料层201的顶面齐平，终点检测技术能够监测化学机械研磨工艺并在指定位置停止研磨，以减小对部分栅导电层10的过度研磨，剩余的第一介质材料层201构成第一栅介质层20，实现栅导电层10与第一栅介质层20的平缓相接，避免后续形成第二栅介质层30时，由于在不连续的表面形成第二栅介质层30所造成的工艺缺陷，从而提高半导体器件的稳定性。
44.请参考图9至图13，在一些实施例中，于第一栅介质层20远离衬底1的顶面形成第二栅介质层30，包括：于第一栅介质层20上沉积第二介质材料层301，第二介质材料层301与第一介质材料层201的材质相同；沿第二方向去除部分位于第一方向相对两侧的第二介质材料层301，形成具有凸起部分的第二初始栅介质层302，第一方向可以为与衬底顶面相平行的方向，例如图9中所示的ox方向，第二方向可以为衬底厚度方向，例如图9中所示的oy方向，请参考图12至图13，平坦化处理第二初始栅介质层302以形成第二栅介质层30，第二栅介质层30具有凸起部分，第二栅介质层30的凸起部分位于栅导电层10的中部的正上方；第二栅介质层30的凸起部分在衬底1的顶面的正投影，位于有源层50在衬底1的顶面的正投影的内部，使得有源层50与源极结构401以及漏极结构402具有良好的连接，有效解决有源层50产生电性毁损的风险，进而提高半导体器件的稳定性。
45.请参考图11及图12，在一些实施例中，形成第二栅介质层30之后，还包括：形成导电材料层403，导电材料层403覆盖第二栅介质层30的裸露顶面；平坦化处理导电材料层403的顶面至暴露出栅介质层11的凸起部分的顶面，剩余的导电材料层403构成源极结构401及漏级结构402，例如，可以采用终点检测技术沿第二方向，例如oy方向，平坦化处理导电材料层403，直至暴露出栅介质层11的凸起部分的顶面，终点检测技术能够监测化学机械研磨工艺并在指定位置停止研磨，以减小对导电材料层403的过度研磨。
46.请继续参考图11及图12，在一些实施例中，源极结构401及/或漏极结构402的材料包括钛、钨、钽、钼、钴、铂、钛钨、氮化钨、氮化钛、氮硅化钛或其组合；通过采用上述材料，使得源极结构401以及漏级结构402具有较好的延展性，实现对第二栅介质层30的凸起部分侧壁的台阶形貌的良好覆盖，使得源极结构401以及漏级结构402与第二栅介质层30的凸起部分顶面平缓相接。
47.请参考图12及图13，在一些实施例中，平坦化处理第二初始栅介质层302，直至第二初始栅介质层302的顶面与源极结构401及漏级结构402的顶面齐平，终点检测技术能够监测化学机械研磨工艺并在指定位置停止研磨，以减小对第二初始栅介质层302的过度研
磨，剩余的第二初始栅介质层302构成第二栅介质层30；例如，第二方向可以为oy方向，实现栅介质层11的凸起部分与源极结构401及漏级结构402的平缓相接。
48.请参考图14，在一些实施例中，形成有源层50，有源层50覆盖源极结构401以及漏级结构402与栅介质层11的凸起部分顶面的相接区域，在采用物理气相沉积（physical vapour deposition ，pvd）制备有源层50的情况下，有源层50无需攀爬源极结构401以及漏级结构402与栅介质层11的凸起部分顶面相接处的陡坡，可以避免由于有源层50的侧墙覆盖（sidewall coverage）能力导致的断线，从而有效解决有源层50产生电性毁损的风险，进而提高半导体器件的稳定性，并且制程中使用的光照次数少，结构简单，成本较低，可以避免源极结构401以及漏级结构402刻蚀时损伤有源层50。
49.请继续参考图14，在一些实施例中，有源层50的材料包括多晶硅、铟镓锌氧化物（igzo）、砷化铟镓（ingaas）、氮化镓（gan）或其组合；通过采用上述材料，克服传统的材料在工艺堆叠过程中的应力及掺杂问题，从而降低多层沉积工艺的难度；作为示例， igzo的载流子迁移率是非晶硅的20倍至30倍，采用igzo可以提高充放电速率与响应速度，实现更快的刷新频率。
50.请参考图15，在一些实施例中，形成覆盖栅介质层11的凸起部分的裸露顶面的有源层50之后，形成钝化层60，钝化层60覆盖有源层50的裸露表面、源极结构401的裸露顶面及漏极结构402的裸露顶面。钝化层60的材料包括氧化硅、氧化铝、氮化硅、磷硅玻璃、硼硅玻璃、半绝缘多晶硅或其组合。随着半导体器件集成度的提高以及特征尺寸的减小，布线密度随之增加，钝化层60可以用于器件之间的绝缘以及布线之间电气隔离；此外，由于半导体器件表面与内部结构的差异，导致器件表面与内部性质的不同，而其表面只要有微量的污迹，例如，有害的杂质离子、水汽或尘埃等，就会影响器件表面的电学性质，例如，器件表面电导或表面态等，覆盖有源层50的裸露表面、源极结构401的裸露顶面及漏极结构402的裸露顶面的钝化层60能够将器件与周围环境气氛极性隔离，以增强器件对外来离子污迹的阻挡能力，控制并稳定半导体表面的特征，保护器件内部的互连，以及防止器件受到机械或化学损伤，从而提高器件性能的稳定性以及可靠性。
51.请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。
52.本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
53.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
54.以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。