半导体结构的形成方法

半导体结构的形成方法
【专利摘要】本发明提供了一种半导体结构的形成方法，包括：在半导体衬底上形成隧穿层后，在所述隧穿层上形成掺杂有N型离子的第一多晶硅层；之后刻蚀所述存储器区域上的第一多晶硅层，形成浮栅层；接着，在所述浮栅层上形成第一绝缘层后，在所述半导体衬底上形成的第二多晶硅层，所述第二多晶硅层覆盖所述浮栅层；刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，在所述存储器区域的半导体衬底上形成位于所述浮栅层一侧的选择栅层，所述浮栅层与选择栅层之间形成有间隙。相比于现有工艺，本发明有效简化浅表面沟道晶体管结构的分栅式闪存的制造工艺，从而降低制造难度，以及工艺成本。
【专利说明】
半导体结构的形成方法
技术领域
[0001] 本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
【背景技术】
[0002] 分栅式闪存是一种常用的非易失性半导体存储器，其以无过擦除效应、电路设计 相对简单，以及低压、高速的运作特点已成为存储器件的主流技术，被广泛应用于诸如智能 卡、S頂卡、微控制器、手机等电子产品中。
[0003] 参考图1所示，分栅式闪存半导体衬底10 ;位于半导体衬底10上的隧穿层11、位 于所述隧穿层11上的浮栅21，浮栅21上的绝缘层22、位于所述绝缘层22上的控制栅23， 以及位于所述隧穿层11上，且位于所述浮栅21和控制栅23 -侧的选择栅24。
[0004] 先前工艺中，所述分栅式闪存多为埋层沟道晶体管（Burried channel M0S)结构， 其包括：N肼、N型浮栅和N型选择栅结构；然随着对于分栅式闪存数器读写速度要求的提 升，现今研发出一种浅表面沟道晶体管（Surface channel M0S)结构的分栅式闪存，其包 括：N肼、N型浮栅和P型选择栅，从而有效降低选择栅24的阈值电压，以提高分栅式闪存的 读写速度。
[0005] 此外，在分栅式闪存使用时，通常会在其周围会设置外围电路（Periphery Circuit)。所述外围电路主要为逻辑电路，包括：高压晶体管与逻辑晶体管，其中所述高压 晶体管的阈值电压大于所述逻辑晶体管的阈值电压。所述逻辑电路用以引入不同的电压， 控制所述分栅式闪存进行数据写入、擦除和读取等操作。因而，在现有的分栅式闪存制造工 艺中，在同一半导体衬底上往往同时进行分栅式闪存和高阈值电压晶体管以及逻辑晶体管 制造工艺。其进步一步增加了浅表面沟道晶体管结构的分栅式闪存制造的难度。
[0006] 图2~7,为现有浅表面沟道晶体管结构的分栅式闪存的制造结构示意图，现有浅 表面沟道晶体管结构的分栅式闪存的制造方法包括：
[0007] 先参考图2,提供半导体衬底100。
[0008] 所述半导体衬底100包括用于制造分栅式闪存的第一区域I、用于制造高压晶体 管的第二区域II，以及用于制造逻辑晶体管的第三区域III ;
[0009] 在所述第一区域I的半导体衬底内注入有N型离子，形成有N阱（图中未显示）； 在所述第二区域II的半导体衬底内形成有用于形成P型高压晶体管的P阱，以及用于形成 N型高压晶体管的N阱（图中未显示）；
[0010] 继续参考图2,在所述半导体衬底100上形成绝缘层110后，在所述第二区域II和 第三区域III，以及部分第一区域I上形成第一掩模120,并向未覆盖所述第一掩模120的 存储器区域I内注入P型离子，形成浮栅区域101，用于调整后续形成于所述浮栅区域上方 的控制栅的阈值电压；
[0011] 接着参考图3,在所述第二区域II和第三区域III上形成第二掩模121后，以第 二掩模121为掩模向第一区域I的半导体衬底100内再次注入P型离子，形成存储器区域 102,用于进一步调整后续形成的浮栅和选择栅的阈值电压；
[0012] 参考图4,去除所述存储器区域102上的绝缘层后，在所述存储器区域102的半导 体衬底100上形成隧穿层112,保留所述第二区域II和第三区域III上的绝缘层111。
[0013] 结合参考图5,在所述半导体衬底100上形成本征多晶硅层130后，在所述本征多 晶硅层130上形成第三掩模122,露出浮栅区域101上方一侧的本征多晶硅层，并向露出的 本征多晶硅层130内注入P型离子，形成选择栅多晶硅区域131。
[0014] 结合参考图6,在去除所述第三掩模122后，在所述选择栅多晶硅区域131上形成 第四掩模123,并以所述第四掩模123为掩模向剩余的多晶硅层内注入N型离子，形成在不 同区域掺杂有不同类型离子的多晶硅层132 ;
[0015] 结合参考图6和图7,在刻蚀掺杂有离子的多晶娃层132后，形成掺杂有N型离子 的浮栅134和掺杂有P型离子的选择栅133,同时在所述第二区域II上形成掺杂有N型离 子的栅极结构135,所述栅极结构135用于形成高压晶体管；
[0016] 形成选择栅133后，再于所述浮栅134和选择栅133上形成绝缘层，并于浮栅134 上的绝缘层上形成控制栅等结构；
[0017] 之后，再于所述半导体衬底100上形成另一层多晶硅层（图中未显示），再刻蚀所 述多晶硅层，在第三区域III上形成逻辑器件。
[0018] 如上所述，在形成浅表面沟道晶体管结构的分栅式闪存的浮栅和选择栅的现有工 艺中，参考图5和图6,因为在半导体衬底上形成本征多晶娃层130后，需要向本征多晶娃层 不同区域内进行多次不同类型的离子注入步骤，后续用于形成掺杂有不同类型离子的N型 浮栅和P型选择栅，且在多次离子注入步骤中，还需要在本征多晶硅层上进行多个掩模的 形成和去除步骤，现有的浅表面沟道晶体管结构的分栅式闪存的制造工艺复杂，工艺成本 大。
[0019] 为此，如何简化浅表面沟道晶体管结构的分栅式闪存的制造工艺是本领域技术人 员亟需解决的问题。

【发明内容】

[0020] 本发明解决的问题是提供一种半导体结构的形成方法，从而简化浅表面沟道晶体 管结构的分栅式闪存制造工艺。
[0021] 为解决上述问题，本发明提供一种半导体结构的形成方法，
[0022] 提供半导体衬底，所述半导体衬底包括用于形成分栅式闪存的第一区域；
[0023] 在所述半导体衬底上形成隧穿层；
[0024] 在所述隧穿层上形成掺杂有N型离子的第一多晶硅层；
[0025] 刻蚀所述第一区域上的第一多晶硅层，形成浮栅层；
[0026] 在所述浮栅层上形成第一绝缘层；
[0027] 在所述第一绝缘层及半导体衬底上覆盖第二多晶硅层；
[0028] 刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，且在所述浮栅层一侧的 第一区域半导体衬底上形成选择栅层；
[0029] 向所述选择栅层内掺杂P型离子。
[0030] 可选地，在刻蚀所述第一多晶硅层形成浮栅层之后，形成所述第一绝缘层之前，所 述半导体结构的形成方法还包括：去除位于所述浮栅层周边的隧穿层露出所述半导体衬底 表面，之后在所述第一区域内，露出的半导体衬底表面上形成第二绝缘层；
[0031] 在所述浮栅层上形成第一绝缘层的步骤包括：使所述第一绝缘层也覆盖在所述第 二绝缘层上。
[0032] 可选地，所述第二绝缘层为氧化硅层。
[0033] 可选地，形成所述第二绝缘层的工艺为热氧化工艺。
[0034] 可选地，所述第二绝缘层的厚度为5~15 A。
[0035] 可选地，形成第一绝缘层的步骤包括：在所述浮栅层上依次形成第一氧化硅层、氮 化硅层以及第二氧化硅层。
[0036] 可选地，刻蚀所述第二多晶硅层，形成选择栅层的步骤包括：
[0037] 刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，同时在所述第一区域上， 形成位于所述浮栅层的一侧的第三多晶硅层；所述第三多晶硅层和所述浮栅层之间形成间 隙；
[0038] 刻蚀所述第三多晶硅层，形成所述选择栅层。
[0039] 可选地，刻蚀所述第二多晶硅层，形成所述控制栅层和第三多晶硅层后，在所述第 一区域上露出部分所述第一绝缘层；
[0040] 在刻蚀所述第三多晶硅层前，所述形成方法还包括：
[0041] 去除所述第一区域上露出的所述第一绝缘层和对应的第二绝缘层，以露出所述半 导体衬底；
[0042] 在露出的所述半导体衬底表面形成第三绝缘层。
[0043] 可选地，所述第三绝缘层的材料为氧化硅。
[0044] 可选地，所述第三绝缘层的厚度为70~丨00 A。
[0045] 可选地，所述第三绝缘层的形成方法为热氧化工艺。
[0046] 可选地，所述半导体衬底还包括第二区域，用于形成第一器件；
[0047] 在形成所述第一多晶硅层前，所述形成方法还包括，在所述第二区域上形成第四 绝缘层；
[0048] 形成所述第一多晶硅层的步骤还包括：所述第一多晶硅层还覆盖在所述第二区域 上；
[0049] 刻蚀所述第一多晶硅层以形成浮栅层的步骤还包括：刻蚀所述第二区域上的第一 多晶硅层形成第一栅极层；
[0050] 在所述浮栅层上形成第一绝缘层的步骤包括：使所述第一绝缘层也覆盖在所述第 一栅极层上；
[0051] 在所述半导体衬底上形成第二多晶硅层的步骤包括：使所述第二多晶硅层覆盖所 述第二区域，且所述第二多晶硅层覆盖所述第一栅极层；
[0052] 刻蚀所述第二多晶硅层形成控制栅层的步骤还包括：同时刻蚀所述第二区域上的 第二多晶硅层，在所述第一栅极层上形成第二多晶层。
[0053] 可选地，所述半导体衬底还包括第三区域，用于形成逻辑器件；
[0054] 在形成所述浮栅层后，形成第二多晶硅层前，所述半导体结构的形成方法还包括： 在所述第三区域的半导体衬底表面形成第五绝缘层；
[0055] 在所述半导体衬底上形成第二多晶硅层的步骤包括：使所述第二多晶硅层覆盖所 述第三区域；
[0056] 刻蚀所述第二多晶硅层形成选择栅层的步骤还包括：同时刻蚀所述第三区域上的 第二多晶硅层，形成第二栅极层。
[0057] 可选地，向所述选择栅层内掺杂P型离子的步骤包括：
[0058] 向所述选择栅层内注入P型离子，同时向所述第一区域内的半导体衬底内注入P 型离子以在所述浮栅层两侧的半导体衬底内形成源极和漏极。
[0059] 可选地，所述第一器件包括第一晶体管，向所述选择栅层内掺杂P型离子的步骤 包括：
[0060] 向所述选择栅层内注入P型离子，同时向所述半导体衬底内掺杂P型离子，第一晶 体管的源极和漏极。
[0061] 可选地，所述逻辑器件包括逻辑晶体管，向所述选择栅层内掺杂P型离子的步骤 包括：
[0062] 向所述选择栅层内注入P型离子，同时向所述半导体衬底内掺杂P型离子，形成逻 辑晶体管的源极和漏极。
[0063] 与现有技术相比，本发明的技术方案具有以下优点：
[0064] 在半导体衬底的第一区域上形成隧穿层后，在隧穿层上形成掺杂有N型离子的第 一多晶硅层，在刻蚀所述第一区域上的第一多晶硅层后形成掺杂N型离子的浮栅层，并在 所述浮栅层上形成第一绝缘层后，再于所述存储器区域上形成第二多晶硅层，第二多晶硅 层覆盖所述浮栅层；在刻蚀所述第二多晶硅层后，在所述浮栅层上形成控制栅层，在所述浮 栅层一侧形成选择栅层；之后再向所述选择栅层内注入P型离子，用于形成掺杂有P型离子 的选择栅层，进而用于形成浅表面沟道晶体管结构的分栅式闪存。
[0065] 相比于现有浅表面沟道晶体管结构的分栅式闪存的制造工艺，本发明提供半导体 结构的形成方法中，在形成掺杂有N型离子的浮栅和P型离子选择栅的过程中，省去了向本 征多晶硅层不同区域内进行多次不同类型的离子注入步骤，以及在多次离子注入过程中， 在本征多晶硅层上进行多个掩模的形成和去除步骤，从而有效简化浅表面沟道晶体管结构 的分栅式闪存的制造工艺，降低工艺成本。
【附图说明】
[0066] 图1是一种分栅式闪存的结构不意图；
[0067] 图2至图7是现有形成surface gate结构的分栅式闪存工艺中，各步骤中的半导 体结构的剖面结构示意图；
[0068] 图8至图19是本发明半导体结构的形成方法一实施例各步骤中的半导体结构的 剖面结构示意图。
【具体实施方式】
[0069] 如【背景技术】所述，相比于埋层沟道晶体管结构的分栅式闪存，浅表面沟道晶体管 结构的分栅式闪存可有效降低分栅式闪存的控制栅的阈值电压，从而提高分栅式闪存的读 写速度。
[0070] 但现有浅表面沟道晶体管结构的分栅式闪存的制造工艺中，半导体衬底上形成本 征多晶硅层后，需要向本征多晶硅层不同区域内进行多次不同类型的离子注入步骤，后续 用于形成掺杂有不同类型离子的N型浮栅和P型选择栅；且在多次离子注入步骤中，还需要 在本征多晶硅层上进行多个掩模的形成和去除步骤，上述各步骤繁琐复杂，增加了浅表面 沟道晶体管结构的分栅式闪存的制造难度和成本。
[0071] 为此，本发明提供了一种半导体结构的形成方法，可简化浅表面沟道晶体管结构 的分栅式闪存的制造工艺，降低工艺成本。
[0072] 本发明提供的半导体结构的形成方法，包括：
[0073] 提供半导体衬底，所述半导体衬底包括用于形成分栅式闪存的第一区域；在所述 半导体衬底上形成隧穿层，并在所述隧穿层上形成掺杂有N型离子的第一多晶硅；之后刻 蚀所述第一区域上的第一多晶硅层，形成浮栅层；
[0074] 接着，在所述浮栅层上形成第一绝缘层，并在所述第一绝缘层和半导体衬底上形 成的第二多晶硅层；刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，且在所述浮栅 层一侧的第一区域半导体衬底上形成选择栅层；之后再向所述选择栅层内掺杂P型离子。
[0075] 本发明中，刻蚀掺杂N型离子的第一多晶硅层形成浮栅层后，于半导体衬底上形 成第二多晶硅层，并刻蚀所述第二多晶硅层形成选择栅层，之后向所述选择栅层内掺杂P 型离子。
[0076] 相比于现有工艺，本发明提供的半导体结构的形成方法中，在形成掺杂有N型离 子的浮栅和P型离子选择栅的过程中，省去了向本征多晶硅层不同区域内进行多次不同类 型的离子注入步骤，以及在多次离子注入过程中，在本征多晶硅层上进行多个掩模的形成 和去除步骤，从而有效简化浅表面沟道晶体管结构的分栅式闪存的制造工艺，降低工艺成 本。
[0077] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图以具有浅 表面沟道晶体管结构的分栅式闪存、高压晶体管（HV Device)和逻辑器件（Logic Device) 的制造方法为实施例对本发明的具体过程做详细的说明。
[0078] 图8至图19是本发明实施例的半导体结构的形成过程的剖面结示意图。
[0079] 先参考图8,提供半导体衬底200。
[0080] 本实施例中，所述半导体衬底200为硅衬底。但除本实施例外的其他实施例中，所 述半导体衬底200还可为锗衬底、硅锗衬底或是绝缘体衬底。本领域中的半导体衬底200 均适用于本发明，本发明对所述半导体衬底200的类型不做限定。
[0081] 本实施例中，所述半导体衬底200包括并列设置的第一区域I、第二区域II和第三 区域III。所述第一区域I为用于形成浅表面沟道晶体管结构的分栅式闪存，第二区域II 用于形成第一器件，所述第三区域III为用于形成逻辑器件的逻辑器件区域。
[0082] 本实施例中，所述第一器件包括了第一晶体管，所述逻辑器件包括逻辑晶体管。所 述第一晶体管可作为高压晶体管，第一晶体管的阈值电压大于所述逻辑晶体管的阈值电 压。
[0083] 本实施例中，第一区域I的半导体衬底200内形成有第一阱区（图中未标示），所 述第一阱区为注入有磷（P)等N型离子的N型阱区；所述第二区域II的半导体衬底200内 形成有多个N型阱区和P型阱区，分别用以形成N型高压晶体管和P型高压晶体管；所述第 三区域II内此时还未形成有阱区。
[0084] 本实施例中，在所述半导体衬底200内形成有浅沟槽隔离结构（Shallow Trench Isolation，STI)(图中未标号），用于隔离各个不同的区域，以及各个区域内的相邻阱区， 以实现后续形成于所述半导体衬底200上的各半导体器件间的电隔离。浅沟槽隔离结构的 填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。
[0085] 除本实施例外的其他实施例中，在所述半导体衬底200还可设有除STI结构外的 其他隔离结构，以实现后续形成各半导体器件间的电隔离。本发明对所述隔离结构的类型 并不做限定。
[0086] 此外，在所述半导体衬底200内还设有晶体管和金属互连结构等各类半导体元器 件，上述结构均不影响本发明的保护范围，本发明对所述半导体衬底200的结构并不做限 定。
[0087] 继续参考图8,在所述半导体衬底200上形成覆盖所述第一区域I、第二区域II和 第三区域III的第四绝缘层210,所述第四绝缘层210用于形成第一晶体管中栅极与半导体 衬底200之间的栅介质层。
[0088] 之后，在所述第一区域I的第一阱区内形成第一离子区域201，以及位于所述第一 离子区域201中的第二离子区域202 ;
[0089] 本实施例中，所述第一离子区域201和第二离子区域202的形成步骤包括：
[0090] 向所述第一阱区内注入P型离子，以形成所述第二离子区域202,所述第二离子区 域202用于调整控制栅的阈值电压；之后，向所述第一阱区内再次注入P型离子，形成第一 离子区域201，所述第一离子区域201用于进一步调整分栅式闪存的控制栅和选择栅的阈 值电压。
[0091] 本实施例中，所述第四绝缘层210为氧化硅层，形成方法可选为热氧化工艺、化学 气相沉积或是原子层沉积等方法。本发明对所述第四绝缘层210的形成方法不做限定。
[0092] 可选地，所述第四绝缘层210的厚度为140~丨70 A。
[0093] 接着参考图9,之后，去除所述第一区域I上的第四绝缘层210,露出所述第一区域 I半导体衬底200的表面；并在所述第一区域I半导体衬底200的表面形成隧穿层211。
[0094] 本实施例中，所述隧穿层211为氧化硅层，形成方法为热氧化工艺
[0095] 可选地，所述隧穿层211的厚度为g(Kl(K): A。
[0096] 参考图10,形成所述隧穿层211后，在所述半导体衬底200的表面形成第一多晶娃 层300,所述第一多晶硅层300掺杂有N型离子。
[0097] 本实施例中，所述N型离子包括磷（P)离子。但除本实施例外的其他实施例中，所 述N型离子还可为砷（As)等其他离子，本发明对所述N型离子具体选择不做限定。
[0098] 本实施例中，所述第一多晶硅层300覆盖所述第一区域I、第二区域II和第三区域 III。
[0099] 本实施例中，所述第一多晶娃层300的方法为化学气相沉积（Chemical Vapor Deposition，简称 CVD) 〇
[0100] 所述第一多晶硅层300的形成过程可包括，同时通入硅源气体和磷源气体，从而 形成掺杂有磷的第一多晶硅层。
[0101] 但除本实施例外，还可通过先形成本征多晶硅层，之后通过离子注入等方法在所 述本征多晶硅层内注入磷离子，以形成掺杂有磷的第一多晶硅层。上述简单的改变均在本 发明的保护范围内。
[0102] 参考图11，刻蚀所述第一多晶硅层300,在所述第一区域I上形成浮栅层310。
[0103] 本实施例中，浮栅层310位于所述第二离子区域202上方。
[0104] 本实施例中，在刻蚀所述第一多晶硅层300以形成所述浮栅层310的同时，刻蚀所 述第二区域II上的第一多晶硅层300,在所述第二区域II上形成第一栅极层320。
[0105] 所述第一栅极层320用于形成第一晶体管的栅极。
[0106] 本实施例中，所述浮栅层310和第一栅极层320内均掺杂有N型离子。
[0107] 继续参考图11，刻蚀所述第一多晶硅层300以形成所述浮栅层310后，露出部分所 述隧穿层，该部分隧穿层在刻蚀所述第一多晶硅层300时受到损伤，进而影响后续形成的 分栅式闪存的性能。
[0108] 为此，本实施例中，在形成所述浮栅层310后，刻蚀去除所述第一区域II上露出的 隧穿层211，以露出所述半导体衬底200表面。
[0109] 再参考图12,在所述第一区域I上露出的半导体衬底200的表面形成第二绝缘层 212〇
[0110] 本实施例中，所述第二绝缘层212为氧化硅层。
[0111] 可选地，所述第二绝缘层212的形成方法为热氧化工艺。
[0112] 进一步可选地，所述第二绝缘层212的厚度为5~1J: Αβ
[0113] 值得注意的是，刻蚀所述第一多晶硅层300后，在所述第一区域I上可形成多个浮 栅层310,后续用以形成多个分栅式闪存；在所述第二区域II上形成有多个所述第一栅极 层，用以形成多个第一器件的各晶体管（包括N型高压晶体管和P型高压晶体管），但本实 施例为了便于描述仅示出了一个所述第一栅极层以及浮栅层，但所述浮栅层和第一栅极层 的数量并不限定本发明的保护范围。
[0114] 参考图13,形成所述浮栅层310后，在所述浮栅层310上形成第一绝缘层400。所 述第一绝缘层400作为后续形成的分栅式闪存中，浮栅与控制栅之间的绝缘层。
[0115] 本实施例中，所述第一绝缘层400覆盖在所述第二绝缘层212、第四绝缘层210和 所述第一栅极层320上。
[0116] 本实施例中，所述第一绝缘层400的形成步骤包括：
[0117] 在所述半导体衬底200上依次形成第一氧化娃层（oxide)、氮化娃层（nitride)以 及第二氧化硅层（oxide)。所述第一氧化硅层、氮化硅层以及第二氧化硅层组成第一绝缘层 400,使所述第一绝缘层400为0N0 (oxide-nitride-oxide)层结构。
[0118] 可选地，所述第一氧化物层的厚度为A左右，氮化物层的厚度为紐1左右，第 二氧化物层的厚度为50人左右；所述第一氧化物层、氮化物层以及第二氧化物层的形成方 法为化学气相沉积。所述0N0层的结构以及形成方法为本领域的成熟技术，在此不再赘述。
[0119] 可选地，形成所述第一绝缘层400后，可向第三区域III的半导体衬底200的不同 区域内分别注入Ν型离子和Ρ型离子，从而形成有多个Ν型阱区和Ρ型阱区，分别用以形成 Ν型逻辑晶体管和Ρ型逻辑晶体管。上述结构为本领域成熟技术在此不再赘述。
[0120] 接着，参考图14,去除位于所述第三区域III上的第一绝缘层400和第四绝缘层， 露出所述第三区域III的半导体衬底200 ;并于所述第三区域III露出的半导体衬底200 表面形成第五绝缘层220。所述第五绝缘层220可作为后续形成的逻辑晶体管中的栅介质 层。
[0121] 本实施例中，所述第五绝缘层220为氧化硅层。
[0122] 进一步可选地，所述第五绝缘层220的形成方法为热氧化工艺。
[0123] 参考图15,之后，在所述半导体衬底200上形成第二多晶硅层500。
[0124] 本实施例中，所述第二多晶硅层500为本征多晶硅层，形成方法为化学气相沉积。
[0125] 本实施例中，所述第二多晶硅层500覆盖所述浮栅层310、所述第一栅极层320，以 及所述第一区域I、第二区域II和第三区域III的半导体衬底200的表面。
[0126] 之后，结合参考图16~图18,刻蚀所述第二多晶硅层，在所述浮栅层310上形成控 制栅层511，在所述第一区域I的半导体衬底200上形成位于所述浮栅层310 -侧的选择栅 层512,所述浮栅层310与选择栅层512之间形成有间隙601。
[0127] 本实施例中，形成所述控制栅层511和选择栅层512的步骤包括：
[0128] 先参考图16,刻蚀所述第二多晶硅层500,在所述浮栅层310上形成控制栅层511， 同时在所述第一区域I上，形成位于所述浮栅层310的一侧的第三多晶硅层510,在所述第 三多晶硅层510和所述浮栅层310之间形成间隙601。
[0129] 本实施例中，在刻蚀所述第二多晶硅层500形成所述控制栅层511的同时，在所述 第一栅极层320上形成第二多晶层520，所述第二多晶层520后续可用于形成电连接所述第 一栅极层320的互连线结构；而且，还在所述第三区域III上形成第四多晶硅层530。
[0130] 继续参考图16,在形成所述控制栅层511后，刻蚀所述第一区域I内，露出的第一 绝缘层400,和露出的第一绝缘层400下方的第二绝缘层212,以露出所述半导体衬底200。
[0131] 再结合参考图17,在露出的所述半导体衬底200表面形成第三绝缘层230。
[0132] 本实施例中，所述第三绝缘层230为氧化硅层。
[0133] 可选地，所述第三绝缘层230的厚度为70~100 A。
[0134] 进一步可选地，所述第三绝缘层230的形成方法为热氧化工艺。
[0135] 刻蚀所述第二多晶硅层500形成所述控制栅层511后，在第一区域I半导体衬底 200上露出部分所述第一绝缘层，该部分露出的第一绝缘层在刻蚀所述第二多晶硅层500 过程中受到损伤，进而会影响后续形成的半导体器件的性能。
[0136] 为此，本实施例中，去除所述第一区域I半导体衬底200上露出的第一绝缘层和对 应的第二绝缘层212,以露出所述半导体衬底200后，在露出的半导体衬底200上形成第三 绝缘层230可提高后续形成的半导体器件的性能。
[0137] 此外，在用于形成所述第三绝缘层230的热氧化工艺中，同时对位于所述第三多 晶硅层510下方的第二绝缘层212和第一绝缘层400露出的侧壁、以及控制栅层511下方 的第一绝缘层400、浮栅层310下方的隧穿层211和第二绝缘层212露出的侧壁，以及所述 第二区域的第四绝缘层210露出的侧壁进行了修复，以进一步提高后续形成的半导体器件 的性能。
[0138] 接着，结合参考图18,刻蚀所述第三多晶硅层510,在所述第一区域I上形成选择 栅层512,所述选择栅层512用于形成分栅式闪存的选择栅。
[0139] 本实施例中，在刻蚀所述第三多晶硅层510时，同时刻蚀所述第三区域III上的所 述第四多晶硅层530,形成第二栅极层531。所述第二栅极层531用于形成逻辑器件的逻辑 晶体管。
[0140] 值得注意的是，刻蚀所述第四多晶硅层530后，可在所述第三区域III上形成有多 个第二栅极层531，用以形成多个逻辑器件的晶体管（包括N型逻辑晶体管和P型逻辑晶体 管），但本实施例为了便于描述仅示出了 一个所述第二栅极层，所述第二栅极层531的个数 并不限定本发明的保护范围。
[0141] 形成所述选择栅层512后，向所述选择栅层512中掺杂P型离子。掺杂P型离子 的选择栅层512和掺杂N型离子的浮栅层310用于形成浅表面沟道晶体管结构的分栅式闪 存。
[0142] 参考图19,本实施例中，在向所述选择栅层512内掺杂P型离子前，先在所述选择 栅512的侧壁上形成第一侧墙610,在所述浮栅层310和控制栅层511的侧壁上形成第二侧 墙620,在所述第一栅极层320和第二多晶层520的侧壁上形成第三侧墙630,并在第二栅 极层531的侧壁形成第四侧墙640。
[0143] 之后，在向所述选择栅层512中掺杂P型离子的同时，向所述第一区域I的半导体 衬底200内注入P型离子以在所述浮栅层310两侧的半导体衬底内形成源极和漏极（图中 未显示）；
[0144] 或是，在向所述选择栅层512中掺杂P型离子的同时，向所述第二区域II的所述 半导体衬底200内掺杂P型离子，从而在所述第一栅极层320两侧，形成第一晶体管的源极 和漏极（图中未显示）；
[0145] 抑或是，在向所述选择栅层512中掺杂P型离子的同时，向第三区域III的半导体 衬底200内掺杂P型离子，从而在所述第二栅极层531两侧，形成逻辑晶体管的源极和漏 极。
[0146] 上述在向所述选择栅层512内掺杂P型离子同时，形成分栅式闪存的源极和漏极、 或是第一晶体管的源极和漏极，抑或是逻辑晶体管的源极和漏极，从而简化半导体器件的 形成工艺，降低工艺成本。
[0147] 本实施例中，所述浮栅层310内掺杂有N型离子，所述选择栅层512内掺杂有P型 离子，所述浮栅层310、控制栅层511和选择栅层512用于形成浅表面沟道晶体管结构的分 栅式闪存；所述第一栅极层320用于形成第一器件；所述第二栅极层531用于形成逻辑器 件。
[0148] 本实施例中，在半导体衬底上形成隧穿层后，在所述隧穿层上形成掺杂有N型离 子的第一多晶硅层；之后刻蚀所述第一区域上的第一多晶硅层，形成浮栅层；接着，在所述 浮栅层上形成第一绝缘层后，在所述半导体衬底上形成的第二多晶硅层，所述第二多晶硅 层覆盖所述浮栅层；刻蚀所述第二多晶硅层，在所述浮栅层上形成控制栅层，在所述第一区 域的半导体衬底上形成位于所述浮栅层一侧的选择栅层，所述浮栅层与选择栅层之间形成 有间隙，之后再向所述选择栅层内注入P型离子。
[0149] 相比于现有形成浅表面沟道晶体管结构的分栅式闪存的工艺，结合参考图5~图 7,本发明提供的技术方案省去了，现有工艺中，为了形成掺杂N型离子的浮栅和掺杂P型离 子的选择栅，从而在本征多晶硅层的不同区域注入不同类型的离子，以及在本征多晶硅层 的不同区域注入不同类型的离子的工艺中，进行的多个掩模的形成和去除等步骤，包括：
[0150] 在所述半导体衬底100上形成本征多晶娃层130后，先在所述多晶娃层130形成 第三掩模122,并向浮栅区域101上方一侧的本征多晶硅层130内注入P型离子，形成选择 栅多晶硅区域131 ;
[0151] 之后再去除所述第三掩模122,于在所述选择栅多晶硅区域131上形成第四掩模 123,并以所述第四掩模123为掩模向除所述选择栅多晶硅区域131外本征多晶硅层130注 入N型离子；再刻蚀掺杂有离子的多晶硅层132,形成掺杂有N型离子的浮栅134和掺杂有 P型离子的选择栅133。
[0152] 本发明提供的半导体结构的形成方法可有效简化浅表面沟道晶体管结构的分栅 式闪存的制造工艺，降低工艺成本。
[0153] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【主权项】
1. 一种半导体结构的形成方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底包括用于形成分栅式闪存的第一区域； 在所述半导体衬底上形成隧穿层； 在所述隧穿层上形成渗杂有N型离子的第一多晶娃层； 刻蚀所述第一区域上的第一多晶娃层，形成浮栅层； 在所述浮栅层上形成第一绝缘层； 在所述第一绝缘层及半导体衬底上覆盖第二多晶娃层； 刻蚀所述第二多晶娃层，在所述浮栅层上形成控制栅层，且在所述浮栅层一侧的第一 区域半导体衬底上形成选择栅层. 向所述选择栅层内渗杂P型离子。2. 如权利要求1所述的半导体结构的形成方法，其特征在于， 在刻蚀所述第一多晶娃层形成浮栅层之后，形成所述第一绝缘层之前，所述半导体结 构的形成方法还包括：去除位于所述浮栅层周边的隧穿层露出所述半导体衬底表面，之后 在所述第一区域内，露出的半导体衬底表面上形成第二绝缘层； 在所述浮栅层上形成第一绝缘层的步骤包括：使所述第一绝缘层也覆盖在所述第二绝 缘层上。3. 如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二绝缘层为氧化 娃层。4. 如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述第二绝缘层的 工艺为热氧化工艺。5. 如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二绝缘层的厚度 为5~15 A。6. 如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一绝缘层的步骤 包括：在所述浮栅层上依次形成第一氧化娃层、氮化娃层W及第二氧化娃层。7. 如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第二多晶娃层， 形成选择栅层的步骤包括： 刻蚀所述第二多晶娃层，在所述浮栅层上形成控制栅层，同时在所述第一区域上，形成 位于所述浮栅层的一侧的第=多晶娃层；所述第=多晶娃层和所述浮栅层之间形成间隙； 刻蚀所述第=多晶娃层，形成所述选择栅层。8. 如权利要求7所述的半导体结构的形成方法，其特征在于，刻蚀所述第二多晶娃层， 形成所述控制栅层和第=多晶娃层后，在所述第一区域上露出部分所述第一绝缘层； 在刻蚀所述第=多晶娃层前，所述形成方法还包括： 去除所述第一区域上露出的所述第一绝缘层和对应的第二绝缘层，W露出所述半导体 衬底； 在露出的所述半导体衬底表面形成第=绝缘层。9. 如权利要求8所述的半导体结构的形成方法，其特征在于，所述第=绝缘层的材料 为氧化娃。10. 如权利要求8所述的半导体结构的形成方法，其特征在于，所述第=绝缘层的厚度 为70~IOO A。11. 如权利要求8所述的半导体结构的形成方法，其特征在于，所述第=绝缘层的形成 方法为热氧化工艺。12. 如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底还包括 第二区域，用于形成第一器件； 在形成所述第一多晶娃层前，所述形成方法还包括，在所述第二区域上形成第四绝缘 层； 形成所述第一多晶娃层的步骤还包括：所述第一多晶娃层还覆盖在所述第二区域上； 刻蚀所述第一多晶娃层W形成浮栅层的步骤还包括：刻蚀所述第二区域上的第一多晶 娃层形成第一栅极层； 在所述浮栅层上形成第一绝缘层的步骤包括：使所述第一绝缘层也覆盖在所述第一栅 极层上； 在所述半导体衬底上形成第二多晶娃层的步骤包括：使所述第二多晶娃层覆盖所述第 二区域，且所述第二多晶娃层覆盖所述第一栅极层； 刻蚀所述第二多晶娃层形成控制栅层的步骤还包括：同时刻蚀所述第二区域上的第二 多晶娃层，在所述第一栅极层上形成第二多晶层。13. 如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底还包括 第=区域，用于形成逻辑器件； 在形成所述浮栅层后，形成第二多晶娃层前，所述半导体结构的形成方法还包括：在所 述第=区域的半导体衬底表面形成第五绝缘层； 在所述半导体衬底上形成第二多晶娃层的步骤包括：使所述第二多晶娃层覆盖所述第 =区域； 刻蚀所述第二多晶娃层形成选择栅层的步骤还包括：同时刻蚀所述第=区域上的第二 多晶娃层，形成第二栅极层。14. 如权利要求1~13任一项所述的半导体结构的形成方法，其特征在于，向所述选择 栅层内渗杂P型离子的步骤包括： 向所述选择栅层内注入P型离子，同时向所述第一区域内的半导体衬底内注入P型离 子W在所述浮栅层两侧的半导体衬底内形成源极和漏极。15. 如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一器件包括第 一晶体管，向所述选择栅层内渗杂P型离子的步骤包括： 向所述选择栅层内注入P型离子，同时向所述半导体衬底内渗杂P型离子，第一晶体管 的源极和漏极。16. 如权利要求13所述的半导体结构的形成方法，其特征在于，所述逻辑器件包括逻 辑晶体管，向所述选择栅层内渗杂P型离子的步骤包括： 向所述选择栅层内注入P型离子，同时向所述半导体衬底内渗杂P型离子，形成逻辑晶 体管的源极和漏极。
【文档编号】H01L21/02GK105990092SQ201510051526
【公开日】2016年10月5日
【申请日】2015年1月30日
【发明人】杨震
【申请人】中芯国际集成电路制造(上海)有限公司