碳化硅MOSFET器件及其制备方法、芯片与流程

碳化硅mosfet器件及其制备方法、芯片
技术领域
1.本发明涉及半导体技术领域，特别是涉及一种碳化硅mosfet器件及其制备方法、芯片。


背景技术：

2.碳化硅(silicon carbide，sic)是第三代半导体材料的一种，其具有较大的禁带宽度，这使得碳化硅器件可承受更高的工作温度、具备拥有更低的漏电流、更强的抗辐照能力以及更低的导通电阻，从而在功率半导体领域具备广阔的应用前景。mosfet（metal-oxide-semiconductor field-effect transistor，金属-氧化物半导体场效应晶体管）是被广泛运用于模拟电路与数字电路的场效晶体管，其具有输入阻抗高、噪声低、热稳定性好、制造工艺简单、辐射强等优点，因而通常被用于放大电路或开关电路。
3.普通的碳化硅mosfet器件中，由于其结构原因，反向存在寄生pn结体二极管，当电路中存在反向电流时，电流将流过该pn结二极管。但该二极管导通压降较高，且存在反向恢复，因此器件在实际应用中经常有出现体二极管续流的情况，这就造成了较大的损耗，会降低系统效率。为了解决寄生二极管的问题，研发人员考虑采用封装集成外接反并联肖特基二极管（简称sbd）作为mosfet的续流二极管的方法，但这一方法在成本、性能、面积上的表现并不理想。


技术实现要素：

4.基于此，有必要提供一种碳化硅mosfet器件及其制备方法、芯片，以解决传统技术中存在的器件面积大、性能差和成本高的问题。
5.本发明的第一方面，提供了一种碳化硅mosfet器件，其包括：碳化硅掺杂第一导电类型半导体材质的漂移区、肖特基接触金属埋层、碳化硅掺杂第二导电类型半导体材质的体区、电极连接金属、碳化硅掺杂第一导电类型半导体材质的源极区、栅氧化层以及栅极；在每个元胞中：所述漂移区包含至少两个第一凹槽结构，所述肖特基接触金属埋层设置于所述第一凹槽结构的内部底面之上；所述体区设置于所述肖特基接触金属埋层的远离所述漂移区的一侧表面之上；所述体区包含至少两个第二凹槽结构以及至少一个通孔，所述第二凹槽结构与所述肖特基接触金属埋层不相接，所述通孔的一侧与所述肖特基接触金属埋层相接，所述源极区填充于所述第二凹槽结构内，所述电极连接金属填充于所述通孔内；所述漂移区中相邻两个所述第一凹槽结构的间隔区域的表面依次设置有所述栅氧化层和所述栅极，所述栅氧化层部分覆盖所述体区和所述源极区；其中，所述第一导电类型半导体为p型半导体且第二导电类型半导体为n型半导体，或所述第一导电类型半导体为n型半导体且第二导电类型半导体为p型半导体。
6.在一些实施方式中，所述肖特基金属埋层的材质包括ti、mo、ni、au以及pt中的一
种或多种。
7.在一些实施方式中，所述肖特基金属埋层的厚度为50 nm ~ 5000 nm。
8.在一些实施方式中，所述电极连接金属的材质包括ti、mo、ni、w、cu以及al中的一种或多种。
9.在一些实施方式中，所述通孔的长度为0.2 μm ~ 10 μm，直径为0.05 μm ~ 5 μm。
10.在一些实施方式中，所述漂移区还包括一个或多个子掺杂区，所述子掺杂区的材质为碳化硅掺杂第二导电类型半导体。
11.在一些实施方式中，所述栅氧化层的材质包括二氧化硅、氧化铪、氧化钛、氧化铝以及氧化钽中的一种或多种。
12.在一些实施方式中，所述栅极的材质包括多晶硅、硅化钨、硅化钛以及硅化镍中的一种或多种。
13.本发明的第二方面，提供了前述一种或多种实施方式所述的碳化硅mosfet器件的方法，包括以下步骤：a.提供掺杂有第一导电类型半导体的碳化硅外延片，对所述掺杂有第一导电类型半导体的碳化硅外延片进行刻蚀，形成所述第一凹槽结构，得到漂移区；b.在所述第一凹槽结构的内部底面上沉积肖特基金属，形成肖特基金属埋层；c.在形成有所述肖特基金属埋层的所述第一凹槽结构内制备体区；d.对所述体区进行光刻和离子注入，形成源极区；在所述漂移区、所述体区以及所述源极区共同形成的平面上制备栅氧化层，并使所述栅氧化层部分覆盖所述漂移区、所述体区和所述源极区；在所述栅氧化层远离所述漂移区的一侧表面制备栅极；e.对所述体区进行刻蚀，形成与所述肖特基金属埋层相接的通孔，在所述通孔内沉积金属，形成电极连接金属；其中，步骤d和步骤e无先后顺序之分。
14.本发明的第三方面，提供了一种芯片，其包含前述一种或多种实施方式所述的碳化硅mosfet器件。
15.本发明通过在体区底部引入肖特基金属埋层，并通过设置电极连接金属将肖特基金属埋层引出连接到外部电极，该金属埋层与漂移区形成肖特基接触，与体区形成欧姆接触，从而可以有效抑制寄生晶体管的导通，大大提升器件的dv/dt能力和雪崩能量；并避免了传统技术中需要封装集成外接反并联肖特基二极管的方式，而是将肖特基接触面引入了器件内部，能有效降低芯片面积，降低芯片成本。
附图说明
16.图1为本发明一实施方式提供的碳化硅mosfet器件结构示意图；图2为一对比方案的碳化硅mosfet器件结构示意图；图3本发明另一实施方式提供的碳化硅mosfet器件结构示意图；图4~8为本发明的碳化硅mosfet器件制备过程中不同步骤所得器件对应的结构示意图；图9为对比例1制得的碳化硅mosfet器件结构示意图。
具体实施方式
17.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实验例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实验例。相反地，提供这些实验例的目的是使对本发明的公开内容的理解更加透彻全面。
18.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实验例的目的，不是旨在于限制本发明。
19.本发明中，以开放式描述的技术特征中，包括所列举特征组成的封闭式技术方案，也包括包含所列举特征的开放式技术方案。
20.本发明中，涉及到数值区间，如无特别说明，上述数值区间内视为连续，且包括该范围的最小值及最大值，以及这种最小值与最大值之间的每一个值。进一步地，当范围是指整数时，包括该范围的最小值与最大值之间的每一个整数。此外，当提供多个范围描述特征或特性时，可以合并该范围。换言之，除非另有指明，否则本文中所公开之所有范围应理解为包括其中所归入的任何及所有的子范围。
21.本发明中，“至少一个”可代表一个、两个、三个、四个
……“
至少两个”可代表两个、三个、四个、五个
……“
多个”可代表两个、三个、四个、五个
……
本发明的第一方面，提供了一种碳化硅mosfet器件。
22.在一实施方式中，碳化硅mosfet器件的结构示意图可参考图1，包括：碳化硅掺杂第一导电类型半导体材质的漂移区1、肖特基接触金属埋层6、碳化硅掺杂第二导电类型半导体材质的体区2、电极连接金属7、碳化硅掺杂第一导电类型半导体材质的源极区3、栅氧化层5以及栅极4；元胞是指一个mosfet单元，在一实施方式中，其示意图可参见图1中虚线框出的部分。mosfet器件可由一个或多个元胞阵列排布而成，图1中显示了两个元胞排列的情况。
23.在每个元胞中：漂移区1包含至少两个第一凹槽结构，肖特基接触金属埋层6设置于第一凹槽结构的内部底面之上；体区2设置于肖特基接触金属埋层6的远离漂移区1的一侧表面之上；体区2包含至少两个第二凹槽结构以及至少一个通孔，第二凹槽结构与肖特基接触金属埋层6不相接，通孔的一侧与肖特基接触金属埋层6相接，源极区3填充于第二凹槽结构内，电极连接金属7填充于通孔内；可选地，源极区3与电极连接金属7相接或不相接；漂移区1中相邻两个第一凹槽结构的间隔区域的表面依次设置有栅氧化层5和栅极4，栅氧化层5部分覆盖体区2和源极区3；其中，第一导电类型半导体为p型半导体且第二导电类型半导体为n型半导体，或第一导电类型半导体为n型半导体且第二导电类型半导体为p型半导体。
24.可以理解，在本发明中，划分每个元胞时，位于元胞交界处的填充电极连接金属7的通孔被分成两部分，两部分分别以半个通孔的形式列于每个元胞两侧，因此，应当认为每个元胞中至少含有一个通孔。
25.通过在体区底部引入肖特基金属埋层，并通过设置电极连接金属将肖特基金属埋
层引出连接到外部电极，该金属埋层与漂移区形成肖特基接触，与体区形成欧姆接触，从而可以有效抑制寄生晶体管的导通，大大提升器件的dv/dt能力和雪崩能量；并避免了传统技术中需要封装集成外接反并联肖特基二极管的方式，而是将肖特基接触面引入了器件内部，能有效降低芯片面积，降低芯片成本。
26.在一些实施方式中，肖特基金属埋层的材质包括ti、mo、ni、au以及pt中的一种或多种。优选地，肖特基金属埋层的材质为ti和mo中的一种或两种。合适的材质能够使得肖特基金属埋层与漂移区更好地形成肖特基接触，从而进一步提升器件性能。
27.在一些实施方式中，肖特基金属埋层的厚度为50 nm ~ 5000 nm。可选地，肖特基金属埋层的厚度例如可以是100 nm、150 nm、200 nm、250 nm、300 nm、350 nm、400 nm、450 nm、500 nm、550 nm、600 nm、650 nm、700 nm、750 nm、800 nm、850 nm、900 nm、950 nm、1000 nm、1100 nm、1150 nm、1200 nm、1250 nm、1300 nm、1350 nm、1400 nm、1450 nm、1500 nm、1550 nm、1600 nm、1650 nm、1700 nm、1750 nm、1800 nm、1850 nm、1900 nm、1950 nm、2000 nm、2100 nm、2150 nm、2200 nm、2250 nm、2300 nm、2350 nm、2400 nm、2450 nm、2500 nm、2550 nm、2600 nm、2650 nm、2700 nm、2750 nm、2800 nm、2850 nm、2900 nm、2950 nm、3000 nm、3100 nm、3150 nm、3200 nm、3250 nm、3300 nm、3350 nm、3400 nm、3450 nm、3500 nm、3550 nm、3600 nm、3650 nm、3700 nm、3750 nm、3800 nm、3850 nm、3900 nm、3950 nm、4000 nm、4100 nm、4150 nm、4200 nm、4250 nm、4300 nm、4350 nm、4400 nm、4450 nm、4500 nm、4550 nm、4600 nm、4650 nm、4700 nm、4750 nm、4800 nm、4850 nm、4900 nm或4950 nm。合适的肖特基金属埋层厚度能有效避免相漏电的提升或漏源击穿电压（bv）的下降，进一步提升器件性能。
28.在一些实施方式中，电极连接金属的材质包括ti、mo、ni、w、cu以及al中的一种或多种。优选地，电极连接金属的材质为ti和w中的一种或两种。合适的电极连接金属材质能够使得金属埋层与外面的电极形成更好的连接。
29.在一些实施方式中，通孔的长度为0.2 μm ~ 10 μm，直径为0.05 μm ~ 5 μm。可选地，通孔的长度例如可以是0.5 μm、1 μm、1.5 μm、2 μm、2.5 μm、3 μm、3.5 μm、4 μm、4.5 μm、5 μm、5.5 μm、6 μm、6.5 μm、7 μm、7.5 μm、8 μm、8.5 μm、9 μm或9.5 μm；可选地，通孔的直径例如可以是0.1 μm、0.25 μm、0.5 μm、1 μm、1.5 μm、2 μm、2.5 μm、3 μm、3.5 μm、4 μm或4.5 μm。合适的通孔直径和长度能有效避免相漏电的提升或bv的下降，进一步提升器件性能。
30.本发明的发明人在研究过程中发现，若在纯mosfet结构基础上，将部分栅极（包括栅极下面的氧化层）更换为肖特基接触，也可以实现对肖特基二极管的集成，从而解决mosfet器件中寄生二极管的问题，这一方案可参考图2，除了肖特基接触金属区域6’设置于器件表面之外，其余构造与图1提供的方案类似。然而，图2给出的方案中，肖特基接触金属区域6’占据了许多芯片面积，无法有效实现对芯片面积的缩减。而发明人研究发现，如果仅是简单将图2中的肖特基接触金属区域6’转移到器件内部，设置于体区底部，而不进行特别的设计，体区无法在高电压下通过与jeft区的耗尽降低纵向电场，从而实现对肖特基接触的保护，而这会导致相漏电的显著提升，或是会导致bv的下降。因此，需要特别控制肖特基金属埋层的厚度、通孔的长度和直径，从而在将肖特基接触金属区域集成到器件内部，能有效减小芯片面积的前提下，维持甚至提升器件的基本性能。
31.在一些实施方式中，肖特基金属埋层的厚度为50 nm ~ 99 nm。肖特基金属埋层的厚度例如还可以是55 nm、60 nm、65 nm、70 nm、75 nm、80 nm、85 nm、90 nm或95 nm。按照图2的方案，将肖特基金属层设置于器件表面时，由于其上表面与电极层（图中未示出）的大面积接触，可能会使得部分肖特基金属与电极层金属发生反应，因此这种方案中往往需要将肖特基金属层的厚度做到数百纳米，预留一定厚度的用于反应的肖特基金属层，才能防止肖特基金属层与电极金属层发生反应后降低器件性能。而本发明通过将肖特基金属层设置于器件内部，避免了与表面电极层金属的大面积接触，因此无需预留可能会发生反应的厚度，从而能够在不对器件性能造成较大负面影响的情况下，降低肖特基金属层的厚度，从而进一步节省器件体积、降低生产成本。
32.在一实施方式中，可参考图3，漂移区1还可以包括一个或多个子掺杂区8，子掺杂区8的材质为碳化硅掺杂第二导电类型半导体。通过在漂移区1中设置掺杂类型相反的子掺杂区8，能够进一步提升器件性能，避免相漏电的提升和bv的下降。
33.在一些实施方式中，栅氧化层的材质包括二氧化硅、氧化铪、氧化钛、氧化铝以及氧化钽中的一种或多种。
34.在一些实施方式中，栅极的材质包括多晶硅、硅化钨、硅化钛以及硅化镍中的一种或多种。
35.本发明的第二方面，提供了前述一种或多种实施方式的碳化硅mosfet器件的方法，包括以下步骤：a.提供掺杂有第一导电类型半导体的碳化硅外延片，对掺杂有第一导电类型半导体的碳化硅外延片进行刻蚀，形成第一凹槽结构，得到漂移区1；b.在第一凹槽结构的内部底面上沉积肖特基金属，形成肖特基金属埋层6；c.在形成有肖特基金属埋层6的第一凹槽结构内制备体区2；d.对体区2进行光刻和离子注入，形成源极区3；在漂移区1、体区2以及源极区3共同形成的平面上制备栅氧化层5，并使栅氧化层5部分覆盖漂移区1、体区2和源极区3；在栅氧化层5远离漂移区1的一侧表面制备栅极4；e.对体区2进行刻蚀，形成与肖特基金属埋层6相接的通孔，在通孔内沉积金属，形成电极连接金属7；其中，步骤d和步骤e无先后顺序之分。
36.在一实施方式中，碳化硅mosfet器件的方法包括以下步骤：（1）提供掺杂有第一导电类型半导体的碳化硅外延片，对掺杂有第一导电类型半导体的碳化硅外延片进行掩膜、涂胶、曝光、显影以及刻蚀，形成第一凹槽结构，并且通过优化工艺参数使得沟槽角上成圆弧形，得到漂移区1；（2）在第一凹槽结构的内部底面上沉积肖特基金属，形成肖特基金属埋层6；（3）在形成有肖特基金属埋层6的第一凹槽结构内外延形成体区2，并通过化学机械抛光cmp使表面平坦化；（4）对体区2进行掩膜、光刻和离子注入，形成源极区3；（5）通过干氧氧化、氮化工艺在漂移区1、体区2以及源极区3共同形成的平面上制备栅氧化层5，并使栅氧化层5部分覆盖漂移区1、体区2和源极区3；（6）在栅氧化层5远离漂移区1的一侧表面沉积栅极4；
（7）对体区2进行刻蚀，形成与肖特基金属埋层6相接的通孔；（8）在通孔内沉积金属，形成电极连接金属7，通过刻蚀去除多余金属；（9）在表面沉积隔离介质层，再通过光刻、刻蚀、淀积工艺形成栅极和源极金属电极；在背面通过减薄、金属化形成漏极电极。
37.其中，步骤（1）所得器件的结构示意图可参考图4；步骤（2）所得器件的结构示意图可参考图5；步骤（4）所得器件的结构示意图可参考图6；步骤（6）所得器件的结构示意图可参考图7；步骤（8）所得器件的结构示意图可参考图8。
38.本发明的第三方面，提供了一种芯片，其包含前述一种或多种实施方式的碳化硅mosfet器件。
39.实验例1（1）提供掺杂n型半导体的碳化硅外延片，对其进行掩膜、涂胶、曝光、显影以及刻蚀，形成第一凹槽结构，并且通过优化工艺参数使得沟槽角上成圆弧形，得到漂移区1；（2）在第一凹槽结构的内部底面上沉积肖特基金属ti，形成厚度为500 nm肖特基金属埋层6；（3）在形成有肖特基金属埋层6的第一凹槽结构内外延形成掺杂p型半导体的体区2，并通过化学机械抛光cmp使表面平坦化；（4）对体区2进行掩膜、光刻和离子注入，形成掺杂n型半导体的源极区3；（5）通过干氧氧化、氮化工艺在漂移区1、体区2以及源极区3共同形成的平面上制备二氧化硅材质的栅氧化层5，并使栅氧化层5部分覆盖漂移区1、体区2和源极区3；（6）在栅氧化层5远离漂移区1的一侧表面沉积多晶硅材质的栅极4；（7）对体区2进行刻蚀，形成与肖特基金属埋层6相接的通孔，通孔的长度为1.2μm，直径为1μm；（8）在通孔内沉积金属ti，形成电极连接金属7，通过刻蚀去除多余金属；（9）在表面沉积隔离介质层，再通过光刻、刻蚀、淀积工艺形成栅极和源极金属电极；在背面通过减薄、金属化形成漏极电极。
40.实验例2与实验例1基本相同，区别在于，步骤（2）中肖特基金属埋层的厚度为75 nm。
41.对比例1与实验例1基本相同，区别在于，去除步骤（2）、（7）、（8），所得器件结构可参考图9，其中，附图标号9为寄生体二极管。
42.表征测试：将各实验例和对比例制得的器件进行以下表征测试，所得结果列入表1：参照国际电工学会半导体器件测试标准iec60747第8章场效应管的内容对器件的导通电阻、面积、dv/dt耐量、雪崩能量进行测试；参照国际电工学会半导体器件测试标准iec60747第3章二极管的内容对二极管的正向导通压降和反向恢复损耗进行测试。
[0043][0044]
从表1可知，实验例1由于集成了肖特基二极管，因此在dv/dt耐量、雪崩能量、正向导通压降和反向恢复损耗各项性能上相较于对比例1中传统的纯mosfet器件有着更好的表现，同时，由于通过设计，是在器件内部进行集成，不会造成芯片导通电阻和面积的增加，能有效降低生产成本，提高器件性能。
[0045]
实验例2中，将肖特基金属埋层的厚度减薄至75 nm，虽然各项性能较实验例1有轻微下降，但还是明显好于对比例1。
[0046]
以上所述实验例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实验例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0047]
以上所述实验例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准，说明书及附图可以用于解释权利要求的内容。