形成导电互连结构的方法与流程

本发明属于半导体制造，具体涉及一种形成导电互连结构的方法。

背景技术：

1、在半导体制造过程中，通过后段工艺(back end of line，beol)制作金属互连结构，以对集成电路进行布线。通常，金属互连结构包括若干金属互连层，不同层的金属互连层之间通过导电通路(via)来实现电连接。

2、随着集成电路中导线间距和线宽的逐渐减小，亟需提供一种能够在金属互连层之间形成良好导电接触的导电通路的方法。

技术实现思路

1、本发明实施例公开了一种形成导电互连结构的方法，以解决相关技术中难以形成良好导电接触的导电通路的问题。

2、为了解决上述技术问题，本发明实施例公开了一种形成导电互连结构的方法，包括：

3、在导电层上形成预定掩膜图案；

4、对第一掩膜图案进行掺杂，以在所述第一掩膜图案中形成预定深度的掺杂区域，其中，所述第一掩膜图案为已掺杂的所述预定掩膜图案，第二掩膜图案为未掺杂的所述预定掩膜图案；其中，所述掺杂区域的刻蚀速率大于未掺杂区域的刻蚀速率；

5、利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，以形成导电互连结构；其中，对应于所述第二掩膜图案的区域的导电线的高度较高，形成为导电通路。

6、作为一些可选实施方式，所述利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，包括：

7、在利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀的同时，对所述第一掩膜图案和所述第二掩膜图案进行刻蚀；

8、其中，所述导电层与所述预定掩膜图案中的未掺杂区域之间的刻蚀选择比小于预定值。

9、作为一些可选实施方式，所述在利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀的同时，对所述第一掩膜图案和所述第二掩膜图案进行刻蚀的步骤包括如下阶段：

10、当所述第一掩膜图案中的所述掺杂区域被刻蚀去除时，所述第二掩膜图案被少量刻蚀，且未被所述预定掩膜图案覆盖的所述导电层也同时被部分刻蚀；

11、当所述第一掩膜图案被完全去除时，所述第二掩膜图案也被相应刻蚀，且未被所述预定掩膜图案覆盖的所述导电层也同时被继续刻蚀；

12、当所述第二掩膜图案被完全去除时，未被所述预定掩膜图案覆盖的所述导电层被完全去除，以形成若干所述导电线，对应于所述第一掩膜图案的区域的所述导电层被部分刻蚀，对应于所述第二掩膜图案的区域的所述导电层的高度较高作为所述导电通路。

13、作为一些可选实施方式，所述利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，包括：

14、去除所述第一掩膜图案中的所述掺杂区域；

15、对剩余的所述第一掩膜图案和所述第二掩膜图案进行刻蚀，以完全去除所述第一掩膜图案；

16、在去除剩余的所述第二掩膜图案的同时，去除所述第一掩膜图案所在区域的部分所述导电层，以在对应于所述第二掩膜图案的区域的所述导电线中形成导电通路。

17、作为一些可选实施方式，在刻蚀去除所述第一掩膜图案和所述第二掩膜图案的同时，对未被所述预定掩膜图案覆盖的所述导电层进行刻蚀。

18、作为一些可选实施方式，在去除所述第一掩膜图案中的所述掺杂区域之前，所述方法还包括：

19、利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，以形成所述导电线；或者

20、在去除所述第一掩膜图案中的所述掺杂区域之后，所述方法还包括：

21、利用剩余的所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，以形成所述导电线。

22、作为一些可选实施方式，所述在导电层上形成预定掩膜图案，包括：

23、在所述导电层上形成芯层；

24、在所述芯层的侧壁形成间隔壁，所述间隔壁作为所述预定掩膜图案。

25、作为一些可选实施方式，所述对第一掩膜图案进行掺杂，包括：

26、对第一间隔壁进行掺杂，以在所述第一间隔壁中形成预定深度的掺杂区域，其中，所述第一间隔壁为已掺杂的所述间隔壁，第二间隔壁为未掺杂的所述间隔壁。

27、作为一些可选实施方式，所述对第一间隔壁进行掺杂，包括：

28、在所述导电层上形成平坦化层，以填充所述间隔壁之间的区域；

29、对所述平坦化层进行平坦化处理以暴露所述芯层和所述间隔壁；

30、在所述平坦化层表面形成掩膜层以遮挡所述第二间隔壁；

31、对未被遮挡的所述第一间隔壁进行离子注入。

32、作为一些可选实施方式，所述平坦化层为soc材料；或者

33、所述离子注入所注入的元素为ge。

34、作为一些可选实施方式，所述方法还包括：

35、去除所述芯层和所述平坦化层。

36、作为一些可选实施方式，在去除所述芯层和/或所述平坦化层的同时，去除所述第一间隔壁的所述掺杂区域。

37、作为一些可选实施方式，所述导电层与所述芯层和所述平坦化层之间还包括硬掩膜层，所述去除所述芯层和所述平坦化层，包括：

38、以所述硬掩膜层为刻蚀停止层，去除所述芯层和所述平坦化层。

39、作为一些可选实施方式，所述利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，包括：

40、以所述第一间隔壁和所述第二间隔壁为掩膜，去除未被所述第一间隔壁和所述第二间隔壁覆盖的所述硬掩膜层和所述导电层。

41、作为一些可选实施方式，所述导电层下方还包括衬垫层，所述以所述第一间隔壁和所述第二间隔壁为掩膜，去除未被所述第一间隔壁和所述第二间隔壁覆盖的所述硬掩膜层和所述导电层，还包括：

42、去除未被所述第一间隔壁和所述第二间隔壁覆盖的所述衬垫层。

43、作为一些可选实施方式，所述衬垫层包括tin、tan、al、cu、ni、co、ru、ti、ta中的至少一个。

44、作为一些可选实施方式，所述导电层为金属导电层；或者

45、所述导电层包括ru、co、mo、w、al、rh中的至少一个。

46、作为一些可选实施方式，所述在导电层上形成预定掩膜图案，包括：

47、采用自对准多重图案化的方式来形成所述预定掩膜图案。

48、在本发明实施例的形成导电互连结构的方法中，通过对预定掩膜图案进行掺杂，使得预定掩膜图案中的掺杂区域的刻蚀速率大于未掺杂区域的刻蚀速率，从而可以通过后续的刻蚀工序形成了不同高度的导电线，对应于第二掩膜图案的区域的导电线的高度较高，从而形成了导电通路。导电通路是采用自对准工艺形成的，不会出现相关技术中采用镶嵌工艺所可能产生的导电通路与导电线之间的对准偏差的问题，同时较之相关技术中的减法刻蚀工艺，工艺步骤较少，且无需精密的掩膜图案。

技术特征：

1.一种形成导电互连结构的方法，其特征在于，包括：

2.根据权利要求1所述的方法，其特征在于，所述利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，包括：

3.根据权利要求2所述的方法，其特征在于，所述在利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀的同时，对所述第一掩膜图案和所述第二掩膜图案进行刻蚀的步骤包括如下阶段：

4.根据权利要求1所述的方法，其特征在于，所述利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，包括：

5.根据权利要求4所述的方法，其特征在于，在刻蚀去除所述第一掩膜图案和所述第二掩膜图案的同时，对未被所述预定掩膜图案覆盖的所述导电层进行刻蚀。

6.根据权利要求4所述的方法，其特征在于，在去除所述第一掩膜图案中的所述掺杂区域之前，所述方法还包括：

7.根据权利要求1所述的方法，其特征在于，所述在导电层上形成预定掩膜图案，包括：

8.根据权利要求7所述方法，其特征在于，所述对第一掩膜图案进行掺杂，包括：

9.根据权利要求8所述方法，其特征在于，所述对第一间隔壁进行掺杂，包括：

10.根据权利要求9所述的方法，其特征在于，所述平坦化层为soc材料；或者

11.根据权利要求9所述的方法，其特征在于，还包括：

12.根据权利要求11所述的方法，其特征在于，在去除所述芯层和/或所述平坦化层的同时，去除所述第一间隔壁的所述掺杂区域。

13.根据权利要求11所述的方法，其特征在于，所述导电层与所述芯层和所述平坦化层之间还包括硬掩膜层，所述去除所述芯层和所述平坦化层，包括：

14.根据权利要求13所述的方法，其特征在于，所述利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，包括：

15.根据权利要求14所述的方法，其特征在于，所述导电层下方还包括衬垫层，所述以所述第一间隔壁和所述第二间隔壁为掩膜，去除未被所述第一间隔壁和所述第二间隔壁覆盖的所述硬掩膜层和所述导电层，还包括：

16.根据权利要求15所述的方法，其特征在于，所述衬垫层包括tin、tan、al、cu、ni、co、ru、ti、ta中的至少一个。

17.根据权利要求1所述的方法，其特征在于，所述导电层为金属导电层；或者

18.根据权利要求1所述的方法，其特征在于，所述在导电层上形成预定掩膜图案，包括：

技术总结
本发明实施例公开一种形成导电互连结构的方法，包括：在导电层上形成预定掩膜图案；对第一掩膜图案进行掺杂，以在所述第一掩膜图案中形成预定深度的掺杂区域，其中，所述第一掩膜图案为已掺杂的所述预定掩膜图案，第二掩膜图案为未掺杂的所述预定掩膜图案；其中，所述掺杂区域的刻蚀速率大于未掺杂区域的刻蚀速率；利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，以形成导电互连结构；其中，对应于所述第二掩膜图案的区域的导电线的高度较高，形成为导电通路。

技术研发人员：李佳阳
受保护的技术使用者：北京北方华创微电子装备有限公司
技术研发日：
技术公布日：2024/1/13