一种半导体器件及其制作方法与流程

本发明属于半导体，特别涉及一种半导体器件及其制作方法。

背景技术：

1、随着工艺节点的不断缩小，栅极结构需要采用高介电常数金属栅极。由于金属栅极不耐高温，现有技术通常采用后栅极工艺形成金属栅极。在后栅极工艺中，需要先在栅极区域形成伪栅极，在高温退火之后将伪栅极中的栅极材料除去，再向其中填入金属，形成金属栅极。但在伪栅极去除的过程中，不同区域的伪栅极高度不同，进而影响后续金属栅极的形成。此外，在去除伪栅极的过程中，容易在栅极区域之间的介电层上形成较大的凹陷，在后续制程中引起金属残留，影响器件的电学性能。

技术实现思路

1、本发明的目的在于提供一种半导体器件及其制作方法，通过本发明提供的半导体器件及其制作方法，消除不同区域上栅极的高度差，减小介电层区域的凹陷，提高半导体器件的电学性能。

2、为解决上述技术问题，本发明提供一种半导体器件的制作方法，至少包括以下步骤：

3、提供一衬底，包括第一区域和第二区域；

4、在所述衬底上形成多个伪栅极，且所述伪栅极上设置有硬掩膜层；

5、在所述第二区域上的所述伪栅极两侧形成应力区后，所述第二区域上的所述硬掩膜层的厚度小于所述第一区域上的所述硬掩膜层的厚度；

6、在所述衬底、所述硬掩膜层和所述伪栅极的侧壁上形成第一停止层；

7、在所述第一停止层上形成第一介电层；

8、减薄并刻蚀所述第一介电层后，所述第一介电层的表面低于所述伪栅极的表面，或与所述伪栅极的表面齐平；

9、在所述第一介电层和部分所述第一停止层上形成第二停止层；

10、在所述第二停止层上形成第二介电层；

11、以所述衬底上的所述第二停止层为研磨停止层，进行研磨，直至所述伪栅极的高度与两侧的所述第二停止层齐平；以及

12、去除所述伪栅极，形成金属栅极。

13、进一步地，所述制作方法还包括：在形成第二介电层后，进行第一研磨工艺，采用终点检测的研磨模式，以所述伪栅极上的所述第二停止层为研磨停止层，研磨去除所述第二介电层。

14、进一步地，所述制作方法还包括：在所述第一研磨工艺后，采用限定研磨时间的研磨模式进行第二研磨工艺，研磨去除所述第二介电层、所述伪栅极上的所述第二停止层、所述第一停止层和部分硬掩膜层，直至所述第一区域和所述第二区域上的所述硬掩膜层的表面齐平，且研磨至所述硬掩膜层的厚度为0å~50å。

15、进一步地，所述制作方法还包括：在所述第二研磨工艺后，进行第三研磨工艺，采用终点检测的研磨模式，以所述第一介电层上的所述第二停止层为检测终点，研磨至所述伪栅极与所述第二停止层平齐，且多个所述伪栅极的高度一致。

16、进一步地，所述制作方法还包括：在形成所述应力区之前，在所述第一区域上的所述伪栅极两侧形成重掺杂区。

17、进一步地，减薄所述第一介电层时，减薄至所述第一介电层在所述第一区域的所述伪栅极上的剩余厚度为100å~200å，或，以所述第一区域上的所述第一停止层为研磨停止层。

18、进一步地，所述第一介电层的表面低于所述伪栅极的表面时，所述第一介电层与所述伪栅极的高度差为200å~400å。

19、进一步地，所述硬掩膜层的材料为氮化硅、氧化硅、氮化钛或氮碳化硅中的一种或多种；所述第一停止层和所述第二停止层为氮化硅层。

20、进一步地，形成所述应力区后，所述第一区域上的所述硬掩膜层的厚度为200å~400å，所述第二区域上的所述硬掩膜层的厚度大于0并小于50å。

21、本发明还提供一种半导体器件，采用上述所述的制作方法获得，至少包括：

22、衬底，包括第一区域和第二区域；

23、多个金属栅极，设置在所述衬底上，且多个所述金属栅极的高度相同；

24、第一停止层，设置在所述衬底和所述金属栅极的侧壁上；

25、第一介电层，设置在所述第一停止层上，且设置在多个所述金属栅极之间；以及

26、第二停止层，设置在所述第一介电层上，所述第二停止层与所述金属栅极的表面齐平。

27、综上所述，本发明提供一种半导体器件及其制作方法，通过对半导体器件的结构和制作方法进行改进，本申请意想不到的技术效果是：能够在采用后栅极工艺形成金属栅极的过程中，保证化学机械研磨后不同区域上伪栅极的高度相同，从而保证后续形成的金属栅极的高度一致；且能够通过采用终点检测的化学机械研磨方式，有效并精准的控制伪栅极的高度；同时，以停止层为介电层研磨去除的终点，消除了栅极区域之间的介电层在化学机械研磨过程中引起的凹陷，提高半导体器件的电学性能。

28、当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

技术特征：

1.一种半导体器件的制作方法，其特征在于，至少包括以下步骤：

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述制作方法还包括：在形成第二介电层后，进行第一研磨工艺，采用终点检测的研磨模式，以所述伪栅极上的所述第二停止层为研磨停止层，研磨去除所述第二介电层。

3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述制作方法还包括：在所述第一研磨工艺后，采用限定研磨时间的研磨模式进行第二研磨工艺，研磨去除所述第二介电层、所述伪栅极上的所述第二停止层、所述第一停止层和部分硬掩膜层，直至所述第一区域和所述第二区域上的所述硬掩膜层的表面齐平，且研磨至所述硬掩膜层的厚度为0å~50å。

4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述制作方法还包括：在所述第二研磨工艺后，进行第三研磨工艺，采用终点检测的研磨模式，以所述第一介电层上的所述第二停止层为检测终点，研磨至所述伪栅极与所述第二停止层平齐，且多个所述伪栅极的高度一致。

5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述制作方法还包括：在形成所述应力区之前，在所述第一区域上的所述伪栅极两侧形成重掺杂区。

6.根据权利要求1所述的半导体器件的制作方法，其特征在于，减薄所述第一介电层时，减薄至所述第一介电层在所述第一区域的所述伪栅极上的剩余厚度为100å~200å，或，以所述第一区域上的所述第一停止层为研磨停止层。

7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一介电层的表面低于所述伪栅极的表面时，所述第一介电层与所述伪栅极的高度差为200å~400å。

8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述硬掩膜层的材料为氮化硅、氧化硅、氮化钛或氮碳化硅中的一种或多种；所述第一停止层和所述第二停止层为氮化硅层。

9.根据权利要求1所述的半导体器件的制作方法，其特征在于，形成所述应力区后，所述第一区域上的所述硬掩膜层的厚度为200å~400å，所述第二区域上的所述硬掩膜层的厚度大于0并小于50å。

10.一种半导体器件，其特征在于，采用权利要求1-9任意一项所述的制作方法获得，至少包括：

技术总结
本发明公开了一种半导体器件及其制作方法，属于半导体技术领域。所述制作方法包括：提供一衬底，包括第一区域和第二区域；在衬底上形成多个伪栅极，伪栅极上设置硬掩膜层；在第二区域上形成应力区后，第二区域上的硬掩膜层的厚度小于第一区域上的硬掩膜层的厚度；在衬底、硬掩膜层和伪栅极的侧壁上形成第一停止层和第一介电层；减薄并刻蚀第一介电层后，第一介电层的表面低于或平齐于伪栅极的表面；在第一介电层和第一停止层上形成第二停止层和第二介电层；以衬底上的第二停止层为停止层，进行研磨，直至伪栅极与两侧的第二停止层齐平；去除伪栅极，形成金属栅极。通过本发明提供的半导体器件及其制作方法，能够提高半导体器件的性能。

技术研发人员：朱会超,李韦坤,蔡富吉,王文轩
受保护的技术使用者：合肥晶合集成电路股份有限公司
技术研发日：
技术公布日：2024/4/17