定义氧化层(od)梯度减小的半导体器件及其制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，更具体地，涉及定义氧化层(OD)梯度减小的半导体器件及其制作方法。
【背景技术】
[0002]半导体器件工业已经产生了多种降低成本的数字器件，以解决很多不同领域的问题。这由于递增的集成密度至少部分已实现。诸如晶体管、二极管、电阻器和电容器的各种集成电路元件的集成密度受益于最小部件尺寸连续缩减为深亚微米级，从而使得反过来允许更多组件集成到给定区域中。计算机辅助设计/电子设计自动化(CAD/EDA)工具有助于高度集成电路设计，包括在每个管芯上的许多定义氧化层(OD)区域。OD区域对应于有源器件区域，并且CAD/EDA工具限定它们的布置。
【发明内容】
[0003]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括:
[0004]提供集成电路(IC)半导体器件的设计，所述集成电路半导体器件具有置放布局和与所述置放布局相关联的一套设计规则检查(DRC)规则；
[0005]根据对应于所述置放布局的OD密度信息计算插入区域中的OD密度以确定OD密度梯度；以及
[0006]选择伪单元并将所述伪单元增加到至少一个插入区域以使所述OD密度梯度减小。
[0007]在可选实施例中，计算所述OD密度包括:从包含所述置放布局中的至少一个单元的描述的单元库收集所述OD密度信息。
[0008]在可选实施例中，所述插入区域是设计规则检查(DRC)的检查窗口。
[0009]在可选实施例中，增加所述伪单元的步骤包括:将高OD密度伪单元增加到低OD密度区域以提高所述低OD密度区域的OD密度。
[0010]在可选实施例中，所述高OD密度伪单元选自填充单元和去耦单元。
[0011 ] 在可选实施例中，增加所述伪单元的步骤包括:将低OD密度伪单元增加到高OD密度区域以降低所述高OD密度区域的OD密度。
[0012]在可选实施例中，所述低OD密度伪单元选自填充单元和边界单元。
[0013]在可选实施例中，所述方法还包括:对所述插入区域实施三维(3D)平滑化。
[0014]在可选实施例中，所述3D平滑化包括应用高斯加权内核。
[0015]根据本发明的另一方面，提供了一种方法，包括:
[0016]根据对应于集成电路(IC)的置放布局的OD密度信息计算插入区域中的定义氧化层(OD)密度；
[0017]对所述插入区域实施三维(3D)平滑化以确定至少一个低OD密度区域和至少一个高OD密度区域；
[0018]确定OD高于所述低OD密度区域的高OD伪单元并且将所述高OD伪单元增加到所述低OD密度区域；以及
[0019]确定OD低于所述高OD密度区域的低OD伪单元并且将所述低OD伪单元增加到所述高OD密度区域。
[0020]在可选实施例中，收集所述OD密度信息包括:从包含所述置放布局中的至少一个单元的描述的单元库收集所述OD密度信息。
[0021]在可选实施例中，所述插入区域是设计规则检查(DRC)的检查窗口。
[0022]在可选实施例中，所述高OD密度伪单元选自填充单元和去耦单元。
[0023]在可选实施例中，所述低OD密度伪单元选自填充单元和边界单元。
[0024]在可选实施例中，实施三维(3D)平滑化包括应用高斯加权内核。
[0025]根据本发明的又一方面，还提供了一种集成电路(IC)半导体器件，包括:
[0026]高定义氧化层(OD)密度区域；
[0027]低定义氧化层(OD)密度区域；以及
[0028]所述高OD密度区域和所述低OD密度区域中的伪单元，其中，对应于三维(3D)平滑化增加所述伪单元以使OD密度梯度减小。
[0029]在可选实施例中，所述低OD密度区域中的所述伪单元具有高于所述低OD密度区域的OD密度。
[0030]在可选实施例中，所述低OD密度区域中的所述伪单元选自填充单元和去耦单元。
[0031]在可选实施例中，所述高OD密度区域中的所述伪单元具有低于所述高OD密度区域的OD密度。
[0032]在可选实施例中，所述高OD密度区域中的所述伪单元选自填充单元和边界单元。
【附图说明】
[0033]以实例的方式示出了一个或多个实施例，但不用于限制本发明，在附图的示图中，其中，贯穿整个附图，具有相同参考数字的元件指代相同的元件。应该强调的是，根据工业中的标准实践，各种部件可不按比例绘制并且仅用于说明的目的。实际上，为了讨论的清楚的目的，附图中各种部件的尺寸可以任意地增大或减小。
[0034]图1是根据一个或多个实施例的在OD密度梯度减小之前的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。
[0035]图2A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。
[0036]图2B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。
[0037]图3是根据一个或多个实施例的用于形成图2B的OD密度梯度减小的半导体器件的集成电路管芯的框图。
[0038]图4A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列。
[0039]图4B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列。
[0040]图4C是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列的三维(3D)图形表示。
[0041 ]图4D是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列的三维(3D)图形表示。
[0042]图5A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列。
[0043]图5B是根据一个或多个实施例的在第二轮OD密度梯度减小之后的OD密度值阵列。
[0044]图5C是根据一个或多个实施例的在第三轮OD密度梯度减小之后的OD密度值阵列。
[0045]图6A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列。
[0046]图6B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列。
[0047]图7A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列。
[0048]图7B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列。
[0049]图8是根据一些实施例的计算机系统800的方框图。
【具体实施方式】
[0050]为了执行本发明的不同特征，下面的公开提供了许多不同的实施例或实例。下面描述了组件和布置的特定实例以简化本发明。这些仅是实例并且不旨在限制。
[0051]各个实施例的这个描述旨在结合附图进行阅读，附图被认为是整个书面说明书的一部分。在说明书中，诸如“在…之前”、“在…之后”、“上面”、“下面”、“向上”、“向下”、“顶部”和“底部”及其派生词(例如，“水平地”、“向下地”、“向上地”，等等)的相对术语应该解释为指的是之后在讨论的附图中描述或示出的方位。这些相对术语是为了描述的方便并且不要求系统以特定方位构成或操作。除非另有明确说明，诸如“连接”和“互连”的关于连接、耦合等的术语指的是组件之间彼此直接地连接或通过中间组件间接地连接的关系。
[0052]在某些情况下，诸如鳍式场效应晶体管(FinFET)半导体器件的采用较高器件集成密度的半导体器件在单一半导体管芯上包括十亿晶体管。FinFET NMOS和PMOS晶体管形成在定义氧化层(OD)区域中。有时候标记为“氧化物扩散”区域的OD区域限定用于每个晶体管的有源区，即，形成晶体管的栅极下面的源极、漏极和沟道的区域。OD限定在诸如浅沟槽隔离(STI)或场氧化物(FOX)区域的无源区之间。OD区域包含PMOS晶体管或NMOS晶体管。中断(间隙)将邻近的OD区域分隔开。在某些情况下，OD区域之间的这种中断导致器件性能下降。在越来越深的亚微米部件尺寸半导体器件中，这样器件的电气特性越来越受到OD密度变化的影响。例如，由与OD区域相关联的无源区中的浅沟槽隔离(STI)引起的压缩力降低NMOS晶体管性能。如果OD密度中的高梯度存在于半导体器件的管芯上，则由于OD密度的变化引起的这样的性能下降甚至更加显著。虽然PMOS晶体管性能在一些压缩力下提高，但是PMOS驱动电流的可预测性也受到OD密度的变化的负面影响，特别是在OD密度的高梯度存在的情况下。
[0053]图1是根据一个或多个实施例的在OD密度梯度减小之前的OD密度梯度减小的半导体器件100的集成电路管芯的俯视图。器件100包括具有较少数量的OD区域的低OD密度区域104。器件100也包括具有较多数量的OD区域的高OD密度区域102。在低OD密度区域104与高OD密度区域102之间是中OD密度区域106。虽然中OD密度区域106具有高于低OD密