封装件上芯片结构和方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请要求于2013年10月30日提交的标题为"InFO-ChiponPackage StructureandMethod"的美国临申请第61/897, 695号的优先权，其全部内容结合于此作 为参考。
技术领域
[0003] 本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其封装方法。
【背景技术】
[0004] 自发明集成电路（IC)以来，由于各种电子部件（S卩，晶体管、二极管、电阻器、电容 器等）的集成度的持续提高，半导体工业经历了快速发展。在大多数情况下，集成密度的这 种提高来自最小部件尺寸的不断减小，这允许更多组件被集成到给定区域中。
[0005] 事实上，这些集成度提高基本是二维（2D)的，这是因为集成部件所占用的体积基 本位于半导体晶圆的表面上。虽然光刻中的显著提高已导致了 2DIC形成过程中的相当大 的提高，但是存在对以二维可以实现的密度的物理限制。这些限制之一是制造这些部件所 需要的最小尺寸。而且，当更多器件置于一个芯片内时，要求更复杂的设计。
[0006] 在进一步增加电路密度的尝试中，已经研究了三维（3D)IC。在典型的3DIC形成 工艺中，两个管芯接合在一起，并且在每个管芯和衬底上的接触焊盘之间形成电连接。例 如，一种尝试涉及将两个管芯中的一个接合至另一个的顶部上。然后，将堆叠的管芯接合至 载体衬底上，并且接合引线将每个管芯上的接触焊盘电连接至载体衬底上的接触焊盘。
【发明内容】
[0007] 为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器 件，包括：第一半导体器件，具有硅通孔；第二半导体器件，不具有硅通孔；再分布层，与所 述第一半导体器件、所述第二半导体器件、和所述通孔电连接；第三半导体器件，位于所述 第一半导体器件上方，所述第三半导体器件包括连接至所述硅通孔的电连接件；以及封装 件，连接至所述通孔，其中，所述第三半导体器件位于所述第一半导体器件和所述封装件之 间。
[0008] 在该半导体器件中，所述第三半导体器件是第一存储器件。
[0009] 在该半导体器件中，所述封装件进一步包括带宽小于所述第一存储器件的带宽的 第二存储器件。
[0010] 在该半导体器件中，所述第三半导体器件进一步包括多个存储器管芯。
[0011] 该半导体器件进一步包括：第四半导体器件，连接至所述第二半导体器件，并且位 于所述第二半导体器件和所述封装件之间。
[0012] 在该半导体器件中，所述第一半导体器件包括存储控制器。
[0013] 根据本发明的另一方面，提供了一种用于封装半导体器件的方法，所述方法包括： 在载体晶圆上方形成通孔；在所述载体晶圆上方附接第一管芯，所述第一管芯包括多个硅 通孔；在所述载体晶圆上方附接第二管芯；密封所述第一管芯、所述第二管芯、和所述通 孔，以形成第一封装件；去除所述载体晶圆；将第三管芯连接至所述第一封装件的第一面， 其中，所述第三管芯电连接至所述多个硅通孔；以及将第二封装件连接至所述第一封装件 的第一面，其中，所述第三管芯位于所述第一管芯和所述第二封装件之间。
[0014] 该方法进一步包括：将第四管芯连接至所述第一封装件的所述第一面，其中，所述 第四管芯电连接至所述第二管芯。
[0015] 在该方法中，连接所述第三管芯进一步包括：将管芯的叠层连接至所述第一封装 件的第一面。
[0016] 该方法进一步包括：将第四管芯连接至所述第一封装件的第一面，其中，所述第四 管芯电连接至所述第二管芯。
[0017] 在该方法中，所述第三管芯是第一存储器件。
[0018] 在该方法中，所述第二封装件包括第二存储器件，并且所述第二存储器件具有比 所述第一存储器件更小的带宽。
[0019] 在该方法中，所述第一存储器件是宽幅I/O存储器件。
[0020] 在该方法中，所述第二管芯是数字管芯，并且所述第一管芯包括模拟部分。
[0021] 根据本发明的又一方面，提供了一种制造半导体器件的方法，所述方法包括：将第 一半导体器件连接至第一封装件，所述第一封装件包括：第二半导体器件，所述第二半导体 器件包括多个硅通孔，其中，所述第一半导体器件位于所述第二半导体器件上方；第三半导 体器件，所述第三半导体器件电连接至所述第二半导体器件，并且不具有硅通孔；密封剂， 密封所述第二半导体器件和所述第三半导体器件；和通孔，在所有路径都延伸穿过所述密 封剂；以及将第二封装件连接至所述通孔，其中，所述第二封装件位于所述第一半导体器件 和所述第二半导体器件上方。
[0022] 该方法进一步包括：形成与所述第二半导体器件、所述第三半导体器件、和所述通 孔电连接的再分布层，其中，形成所述再分布层包括在所述第二半导体器件的与所述第一 半导体器件相对的面上形成所述再分布层。
[0023] 在该方法中，所述第一半导体器件包括存储器件。
[0024] 在该方法中，所述存储器件是宽幅I/O存储器件。
[0025] 在该方法中，所述第二封装件包括带宽小于所述第一半导体器件的带宽的第一存 储器件。
[0026] 在该方法中，所述第一存储器件是闪存器件，并且所述第一半导体器件是宽幅I/O 器件。
【附图说明】
[0027] 为了更完整地理解本发明及其优点，现在结合附图所进行的以下描述作为参考， 其中：
[0028] 图1至图15描述了根据实施例封装半导体器件的方法和结构；以及
[0029] 图16A至图16C公开了根据实施例的封装上芯片布置的附加实施例。
[0030] 除非另外指出，否则不同附图中相应的标号和字符通常指的是相应的部件。绘制 视图，以清楚地示出实施例的相关方面，并且不必须按比例绘制。
【具体实施方式】
[0031] 以下详细地论述本发明的优选实施例的制造和使用。然而，应该理解，本发明提供 了许多可以在各种具体环境中实现的可应用的创造性构思。所论述的具体实施例仅示出制 造和使用本发明的具体方式，并且不限制本发明的范围。
[0032] 结合特定环境中的优选实施例，即，封装件上芯片（ChiponPackage,CoP)结构内 的半导体器件，来描述本发明。然而，本发明还可以应用于其他封装件。
[0033] 现在参考图1，示出了具有粘合层103和位于粘合层103上方的聚合物层105的载 体衬底101。例如，载体衬底101包括诸如玻璃或氧化硅的硅基材料、或者诸如氧化铝的其 他材料、或者这些材料的任意组合等。载体衬底101是平坦的，以提供与诸如第一半导体器 件601和第二半导体器件603 (在图1中未不出，但是以下结合图6不出和论述）的半导体 器件的附接。
[0034]将粘合层103放置在载体衬底101上，以帮助粘附上面的结构(例如，聚合物层 105)。在实施例中，粘合层103可以包括紫外线胶，当该紫外线胶暴露至紫外线光时，会失 去其粘合性。然而，还可以使用其他类型的粘合剂，诸如，压敏粘合剂、辐射固化粘合剂、环 氧树脂、它们的组合等。粘合层103可以以半流体或凝胶的形式放置在载体衬底101上，其 在压力下容易变形。
[0035] 聚合物层105放置在粘合层103上方，并且一旦附接第一半导体器件601和第二 半导体器件603,就利用该聚合物层以提供对例如第一半导体器件601和第二半导体器件 603的保护。在实施例中，聚合物层105可以是聚苯并恶唑（PB0)，但是可以可选地利用任 何合适材料，诸如聚酰亚胺或聚酰亚胺衍生物。例如，可以使用旋涂工艺将聚合物层105布 置为介于约2iim和约15iim之间的厚度,诸如,约5iim,但是可以可选地使用任何的合适方 法和厚度。
[0036] 图2示出了在聚合物层105上方的晶种层201的布置。晶种层201是在后续工艺 步骤期间帮助形成较厚层的导电材料的薄层。晶种层201可以包括约1000A厚的钛层，和 之后的约5000A厚的铜层。根据期望的材料，可以使用诸如溅射、蒸发、或PECVD工艺的工 艺来创建晶种层201。可以将晶种层201形成为具有介于约0. 3iim和约Iiim之间的厚度， 诸如，约0. 5iim。
[0037] 图3示出晶种层201上方的光刻胶301的布置和图案化。在实施例中，例如，可以 使用旋涂技术将光刻胶301放置在晶种层201上，以达到介于约50iim和约250iim之间的 高度，诸如约120ym。一旦光刻胶301处于适当的位置，就可以通过使光刻胶301曝光于图 案化的能源(例如，图案化的光源）来图案化光刻胶301，以引起化学反应，从而在曝光于图 案化的光源的光刻胶301的那些部分中引起物理变化。然后，将显影剂施加至曝光的光刻 胶301，以充分利用物理变化，并且根据期望图案，选择性地去除光刻胶301的曝光部分或 者光刻胶301的未曝光部分。
[0038] 在实施例中，在光刻胶301中所形成的图案是用于通孔401的图案(在图3中未 示出，但是以下结合图4示出和论述)。以位于诸如第一半导体器件601和第二半导体器件 603的随后附接的器件的不同侧上的这种布置来形成通孔401。然而，诸如通过被定位为使 得第一半导体器件601和第二半导体器件放置在通孔401的相对侧上，可以可选地利用通 孔401的图案的任何合适的布置。
[0039] 图4示出了在光刻胶301内的通孔401的形成。在实施例中，通孔401包括一种或 多种导电材料，诸如铜、钨、其他导电金属等，并且可以例如通过电镀、化学镀等来形成。在 实施例中，使用电镀工艺，其中，将晶种层201和光刻胶301浸没或者浸入电镀溶液中。晶种 层201表面电连接至外部DC电源的负极侧，使得晶种层201在电镀工艺中用作阴极。也将 诸如铜阳极的固体导电阳极浸入该溶液中，并且附接至电源的正极侧。来自阳极的原子溶 解到该溶液内，阴极(例如，晶种层201)从该溶