用于芯片封装件的结构和形成方法与流程

本发明的实施例涉及集成电路器件，更具体地，涉及用于芯片封装件的结构和形成方法。

背景技术：

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。半导体器件的制造涉及在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体层，以及使用光刻和蚀刻工艺图案化各个材料层以在半导体衬底上形成电路组件和元件。

半导体工业通过最小部件尺寸的持续减小而不断改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度，这允许更多组件集成到给定面积内。输入和输出(I/O)连接的数量显著地增加。发展利用更少的面积或更小的高度的更小的封装结构来封装半导体器件。例如，为了进一步增加电路密度，已经研究了三维(3D)IC。

已经发展了新的封装技术以提高半导体器件的密度和功能性。这些用于半导体器件的相对新型的封装技术面临制造的挑战。

技术实现要素：

本发明的实施例提供了一种芯片封装件，包括：半导体芯片；半导体管芯，位于所述半导体芯片上方；介电层，位于所述半导体芯片上方且包封所述半导体管芯，其中，所述介电层由半导体氧化物材料制成；以及导电部件，贯穿所述半导体管芯的半导体衬底并且物理连接所述半导体芯片的导电焊盘。

本发明的另一实施例提供了一种芯片封装件，包括：半导体芯片；半导体管芯，位于所述半导体芯片上方；介电层，包封所述半导体管芯，其中，所述介电层没有聚合物材料；导电部件，贯穿所述半导体芯片的半导体衬底；以及连接件，位于所述半导体衬底上方并且电连接至所述导电部件，其中，所述半导体芯片位于所述半导体管芯和所述连接件之间。

本发明的又一实施例提供了一种芯片封装件，包括：半导体芯片；半导体管芯，接合至所述半导体芯片，其中，所述半导体管芯与所述半导体芯片直接接触；以及导电部件，贯穿所述半导体管芯的半导体衬底并且物理连接所述半导体芯片的导电焊盘。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1A至图1O是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

图2A至图2B是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

图3是根据一些实施例的芯片封装件的截面图。

图4A至图4I是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

图5A至图5F是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

图6A至图6E是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

图7是根据一些实施例的封装件结构的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。

描述本发明的一些实施例。图1A至图1O是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。可以在图1A至图1O描述的阶段之前、期间和/或之后提供额外的操作。对于不同的实施例，描述的一些阶段可以被替换或消除。可以将额外的部件添加至半导体器件结构。对于不同的实施例，可以替代或消除以下所描述的一些部件。虽然通过按照特定的顺序实施的操作来论述一些实施例，但可以以另一逻辑顺序来实施这些操作。

如图1A所示，提供了衬底10和将要接合在衬底10上的半导体管芯20。在一些实施例中，衬底10包括半导体晶圆、半导体晶圆的部分、介电晶圆、介电晶圆的部分、另一合适的衬底或它们的组合。半导体晶圆(诸如硅晶圆)可以包括诸如有源器件和/或无源器件的器件元件。在一些其它实施例中，半导体晶圆不包括任何器件元件。例如，半导体晶圆是空白硅晶圆。介电晶圆可以包括玻璃晶圆。在一些其它实施例中，存在已经接合在衬底10上的一个或多个其它半导体管芯(未示出)。

如图1A所示，在一些实施例中，衬底10包括半导体衬底100和在半导体衬底100上形成的互连结构。互连结构包括层间介电层102和导电焊盘104。层间介电层102包括多个介电子层。在层间介电层102中形成多个导电接触件、导电通孔以及导电线。导电线的部分形成导电焊盘104。

在一些实施例中，层间介电层102包括覆盖导电焊盘104的子层。该子层可以用作接合层以有助于与半导体管芯20(例如，通过熔融接合工艺)的随后的接合。在这些情况中，导电焊盘104上的子层具有随后的平坦的顶面。诸如化学机械抛光(CMP)工艺的平坦化工艺可以用于提供具有基本上平坦的顶面的子层。在一些其他实施例中，暴露出导电焊盘104的一些和全部而不完全地掩埋在层间介电层102中。导电焊盘104的顶面可以与层间介电层102的顶面基本上共平面。

如图1A所示，半导体管芯20包括半导体衬底200和在半导体衬底200上形成的互连结构。互连结构包括层间介电层202和导电焊盘204。半导体管芯20的互连结构可以类似于衬底10的互连结构。在一些实施例中，导电焊盘204掩埋在层间介电层202中。在一些其他实施例中，导电焊盘204的顶面与层间介电层202的顶面基本上共平面。

在半导体衬底200中形成各种器件元件。各种器件元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管或其他合适的元件。包括沉积、蚀刻、注入、光刻、退火和/或其他合适的工艺的各种工艺可以用于形成各种器件元件。通过半导体管芯20的互连结构互连器件元件以形成集成电路器件，诸如逻辑器件、存储器件(例如，静态随机存取存储器，SRAM)、射频(RF)器件、输入/输出(I/O)器件、片上系统(SoC)器件、它们的组合或其他适当类型的器件。

如图1B所示，根据一些实施例，在衬底10上接合半导体管芯20。各种接合工艺可以用于将半导体管芯20与衬底10接合。在一些实施例中，半导体管芯20和衬底10通过熔融接合接合在一起。熔融结合可以是氧化物至氧化物接合。在一些实施例中，在衬底10上方放置半导体管芯20从而使得层间介电层102和202彼此直接接触。然后，热处理可以用于实现层间介电层102和202之间的熔融接合。在熔融接合期间，可以在从约150°C至约300℃的范围内的温度下加热图1B中示出的结构。

在一些其他实施例中，半导体管芯20和衬底10通过混合接合接合在一起。混合接合可以包括氧化物至氧化物接合以及金属至金属接合。在一些实施例中，在衬底10上方放置半导体管芯20。结果，层间介电层102和202彼此直接接触，并且一些导电焊盘104和204彼此直接接触。然后，热处理可以用于实现层间介电层102和202之间以及导电焊盘104和204之间的混合接合。在混合接合期间，可以在从约300℃至约450℃的范围内的温度下加热图1B中示出的结构。

尽管半导体管芯20的正面(其中，形成互连结构)面对衬底10，本发明的实施例不限于此。在一些其它实施例中，颠倒地布置半导体管芯20，从而使得半导体管芯20的背面面对衬底10。换言之，半导体管芯20的背面介于正面和衬底10之间。在这些情况中，半导体衬底200接合至层间介电层102。在一些实施例中，诸如氧化物薄膜的介电薄膜形成在半导体衬底200上方以有助于与层间介电层102接合。在一些实施例中，介电薄膜是在半导体衬底200的表面上生长的原生氧化物薄膜。

如图1C所示，根据一些实施例，减薄半导体管芯20。在一些实施例中，去除半导体衬底200的部分从而使半导体管芯20减薄。在一些实施例中，平坦化工艺用于实现半导体管芯20的减薄。平坦化工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、另一适用的工艺或它们的组合。

根据一些实施例，如图1D所示，在衬底10上方沉积介电层206以包封半导体管芯20。介电层206围绕且覆盖半导体管芯20。介电层206可以用于保护半导体管芯20。在一些实施例中，介电层206与半导体管芯20直接接触。在一些实施例中，介电层206与半导体衬底200的侧面和背面直接接触。图1D中示出的结构可以用作芯片封装件。可选地，图1D中示出的结构可以进一步集成至另一封装件结构中。

在一些实施例中，介电层206基本上由半导体氧化物材料制成。例如，介电层206基本上由氧化硅制成。在一些实施例中，介电层206的主要部分是由诸如氧化硅的半导体氧化物材料制成的。在一些实施例中，介电层206包括氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、另一合适的材料、或它们的组合。在一些实施例中，介电层206是单层。在一些其他实施例中，介电层206包括多个子层。在一些实施例中，大多数的子层是由半导体氧化物材料制成的。子层的一个或一些可以由半导体氮化物材料、半导体氮氧化物材料或半导体碳化物材料制成并且可以用作蚀刻停止层。

在一些实施例中，介电层206基本上没有聚合物材料。在一些实施例中，在介电层206和半导体管芯20之间没有模塑料或底部填充材料。由于介电层206基本上没有聚合物材料或模塑料材料，介电层206、半导体管芯20以及衬底10的热膨胀系数(CTE)相似。因此，可以减小或防止由于CTE失配的翘曲。提高了芯片封装件的质量和可靠性。

在一些实施例中，使用汽相沉积工艺来沉积介电层206。汽相沉积工艺可以包括化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理汽相沉积(PVD)工艺、另一适用的工艺或它们的组合。在一些实施例中，实施平坦化工艺以提供具有基本上平坦的顶面的介电层206。平坦化工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、另一适用的工艺或它们的组合。

然而，本发明的实施例不限制于此。在一些其他实施例中，介电层206由模塑料制成。

可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，在芯片封装件中形成一个或多个导电部件以在竖直方向上提供电连接。

如图1E所示，根据一些实施例，在介电层206上方沉积蚀刻停止层208和介电层210。蚀刻停止层208可以由氮化硅、氮氧化硅、碳化硅、另一合适的材料或它们的组合制成。介电层210可以由与介电层206的材料相似或相同的材料制成。在一些实施例中，使用CVD工艺、ALD工艺、PVD工艺、另一适用的工艺或它们的组合来沉积蚀刻停止层208和介电层210中的每个。在一些其他实施例中，不形成蚀刻停止层208和/或介电层210。

如图1F所示，根据一些实施例，在介电层210上方形成图案化的掩模层212。掩模层212可以是光刻胶层并且使用光刻工艺来图案化该掩模层。如图1F所示，图案化的掩模层212包括开口，开口对应于为形成导电部件设计的位置。

如图1G所示，根据一些实施例，去除介电层210的部分以形成暴露出蚀刻停止层208的开口214。使用蚀刻工艺，通过图案化的掩模层212的开口可以部分地去除介电层210。然后，去除图案化的掩模层212。

如图1H中所示，根据一些实施例，在介电层210和由开口214暴露出的蚀刻停止层208上方形成另一图案化的掩模层216。图案化的掩模层216的材料及形成方法可以类似于图案化的掩模层212的材料及形成方法。图案化的掩模层216具有部分地暴露出蚀刻停止层208的更小的开口。然后，如图1H所示，去除蚀刻停止层208的暴露部分。

如图1I所示，根据一些实施例，去除介电层206的部分和半导体衬底200的部分以形成开口218。一些开口218暴露出半导体管芯20的互连结构，诸如层间介电层202。使用蚀刻工艺，通过图案化的掩模层216的开口形成开口218。在一些实施例中，开口214的每一个与开口218的对应的一个连接。在一些实施例中，开口214的每一个比开口218的对应的一个宽。然后，去除图案化的掩模层216。

如图1J所示，根据一些实施例，在介电层210上方以及开口214和218的侧壁和底部上方沉积绝缘层220。绝缘层220可以由氧氮化硅、氧化硅、氮化硅、碳化硅、另一合适的材料或它们的组合制成。可以使用CVD工艺、PVD工艺、旋涂工艺、另一适用的工艺、或它们的组合来沉积绝缘层220。

根据一些实施例，如图1K所示，部分地去除绝缘层220以形成绝缘元件222s、222d和224。绝缘元件222s可以用于在半导体衬底200和随后在开口218中将要形成的导电部件之间提供电隔离。在一些实施例中，绝缘元件222s的每一个均具有不均匀的厚度。如图1K所示，在一些实施例中，绝缘元件222s的每一个均沿着从绝缘元件222s的顶部向着衬底10的方向逐渐变宽。在一些其他实施例中，绝缘元件222s的厚度基本相同。

在一些实施例中，使用蚀刻工艺(诸如各向异性蚀刻工艺)以部分地去除绝缘层220。绝缘层220的在开口218中的半导体衬底200的侧壁上方的剩余部分形成绝缘元件222s。绝缘层220的不穿过半导体衬底200的在开口218的侧壁上方的剩余部分形成绝缘元件222d。绝缘层220的在开口214的侧壁上方的剩余部分形成绝缘元件224。在一些实施例中，在蚀刻工艺期间，还去除绝缘层220的在开口214的侧壁上方的部分。在这些情况中，在开口214的侧壁上方没有形成绝缘元件。

根据一些实施例，如图1L所示，蚀刻工艺用于进一步向着衬底10延伸开口218。在蚀刻工艺期间，去除层间介电层202和102的部分。结果，暴露出半导体管芯20的一些导电焊盘204和衬底10的一些导电焊盘104。在一些实施例中，绝缘元件222s是由与层间介电层202和102的材料不同的材料制成的。因此，在蚀刻工艺之后，绝缘元件222s可以仍然保留以覆盖和保护半导体衬底200。

根据一些实施例，如图1M所示，在开口214和218中形成导电部件226s和226d。如图1M所示，导电部件226s的一个贯穿半导体衬底200并且与导电焊盘204的一个电接触。在一些实施例中，导电部件226s的一个贯穿半导体衬底200和半导体管芯20的互连结构并且与导电焊盘104的一个电接触。如上所述，绝缘元件222s可以用于在半导体衬底200和导电部件226s之间提供电隔离。在一些实施例中，导电部件226s的一个用作物理地连接衬底10(诸如半导体芯片)的导电焊盘104的一个的贯通孔。在这些情况中，导电部件226s的一个完全地贯穿半导体管芯20。如图1M所示，在一些实施例中，导电部件226d贯穿介电层210和206并且与导电焊盘104的一个电接触。

在一些实施例中，导电部件226s和226d的每一个均包括阻挡层和导电层。阻挡层可以是由Ta、TaN、Ti、TiN、另一个合适的材料或它们的组合制成的。阻挡层可以是多个子层的堆叠件，诸如TaN/Ta或TiN/Ti的堆叠件。导电层可以是由Cu、Al、W、Au、Pt、另一个合适的材料或它们的组合制成的。在一些实施例中，在导电层的形成之前，在阻挡层上方形成晶种层。晶种层可以包括Cu层。

在一些实施例中，在介电层210、导电焊盘204和104以及开口214和218的侧壁上方沉积阻挡层。可以使用CVD工艺、PVD工艺、另一适用的工艺或它们的组合来沉积阻挡层。然后，例如，使用PVD工艺(诸如溅射)、CVD工艺、另一适用的工艺或它们的组合在阻挡层上方沉积晶种层。然后，例如，使用电镀工艺在晶种层上方沉积导电层。然后，实施平坦化工艺以去除阻挡层、晶种层以及导电层的位于开口214和218的外侧的部分。平坦化工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、另一适用的工艺或它们的组合。结果，如图1M所示，阻挡层、晶种层以及导电层的剩余部分形成导电部件226s和226d。

然后，根据一些实施例，如图1M所示，在介电层210以及导电部件226s和226d上方沉积接合层228。接合层228用于帮助与一个或多个其它半导体管芯后续的接合。接合层228的材料及形成方法可以类似于层间介电层102或202的材料及形成方法。在一些其他实施例中，不形成接合层228。

然后，如图1N所示，根据一些实施例，以类似于图1A至图1C所示的操作的方式，在半导体管芯20上方通过接合层228接合半导体管芯30。在一些实施例中，接合层228与半导体管芯30的层间介电层302直接接触。接合层228和层间介电层203通过熔融接合的一种类型(诸如氧化物至氧化物接合)接合在一起。在一些其他实施例中，不形成接合层228，并且导电部件226s的一个的顶部与半导体管芯30的导电焊盘304直接接触。在这些情况中，在半导体管芯20上方通过混合接合的一种类型接合半导体管芯30，例如，混合接合包括氧化物至氧化物接合以及金属至金属接合。

尽管半导体管芯30的正面(互连结构形成的位置)面对衬底10和/或半导体管芯20，本发明的实施例不限于此。在一些其他实施例中，半导体管芯30的背面面对衬底10和/或半导体管芯20。换言之，半导体管芯30的背面介于半导体管芯30的正面和衬底10之间。在这些情况中，半导体管芯30的半导体衬底300接合至接合层228。在一些实施例中，诸如氧化物薄膜的介电薄膜形成在半导体衬底300上方以有助于与接合层228接合。介电薄膜可以是在半导体衬底300上方生长的原生氧化物薄膜。

然后，根据一些实施例，如图1N所示，以类似于图1D所示的操作的方式形成介电层306以包封半导体管芯30。介电层306的材料及形成方法可以类似于介电层206的材料及形成方法。然后，根据一些实施例，以类似于图1E至图1L所示的操作的方式，形成蚀刻停止层308和介电层310，并且形成贯穿半导体衬底300和介电层306的开口。一些开口暴露出导电焊盘304、一些开口暴露出导电部件226s以及一些开口暴露出导电部件226d。还可以形成绝缘元件322s和322d。

然后，根据一些实施例，如图1N所示，以类似于图1M所示的操作的方式形成导电部件326s和326d。在一些实施例中，导电部件326s的一个和导电部件226s的一个一起形成贯穿半导体管芯30和20的导电部件。在一些实施例中，导电部件(包括226s和326s)与衬底10的导电焊盘104的一个电接触。在一些实施例中，导电部件326d的一个和导电部件226d的一个一起形成贯穿介电层306和206的导电部件。在一些实施例中，导电部件(包括226d和326d)与衬底10的导电焊盘104的一个电接触。

然后，根据一些实施例，如图1N所示，在介电层310以及导电部件326s和326d上方沉积介电层328。介电层328可以用作保护层以保护导电部件326s和326d。如果多个半导体管芯设计为在半导体管芯30上接合，介电层328还可以用作接合层。介电层328的材料及形成方法可以类似于接合层228的材料及形成方法。可以重复类似的操作以在图1N中示出的结构上方堆叠多个半导体管芯。

如图1O所示，根据一些实施例，在介电层328上方形成再分布层(RDL)330和钝化层332。可以部分地暴露出再分布层330以为连接件(诸如焊料凸块)提供接合区。在一些实施例中，再分布层330是由Cu、Al、W、Au、Ti、Pt、Co、另一合适的材料或它们的组合制成的。在一些实施例中，钝化层332是由氮化硅、聚酰亚胺、另一合适的材料、或它们的组合制成的。

在一些实施例中，图案化介电层328以暴露出诸如导电部件326s和326d的导电部件。然后，沉积和图案化导电层以形成再分布层330。可以使用电镀工艺、PVD工艺、CVD工艺、化学镀工艺、另一适用的工艺或它们的组合来沉积导电层。然后，在介电层328和再分布层330上方沉积和图案化钝化层332。可以使用诸如CVD工艺或旋涂工艺的合适的沉积工艺以沉积钝化层332。

可以对本发明的实施例作出许多改变和/或修改。例如，在用于堆叠半导体管芯的接合工艺之前，可以形成贯穿半导体管芯的导电部件。图2A至图2B是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

如图2A所示，根据一些实施例，提供半导体管芯40以接合至衬底10上。半导体管芯40包括半导体衬底400和互连结构，互连结构包括层间介电层402和导电焊盘404。半导体管芯40还包括在半导体衬底400中已经形成的一个或多个导电部件426s。导电部件426s可以贯穿半导体衬底400并且相应地电连接至导电焊盘404。在导电部件426s和半导体衬底400之间可以形成绝缘元件或绝缘层(未示出)。

如图2B所示，根据一些实施例，在衬底10上接合半导体管芯40。尽管半导体管芯40的背面面对衬底10，本发明的实施例不限于此。在一些其他实施例中，类似于图1B中所示的结构，布置半导体管芯40从而使得半导体管芯40的正面面对衬底10。可以通过如上所述的熔融结合或混合接合在衬底10上接合半导体管芯40。

然后，如图2B所示，根据一些实施例，形成介电层406以包封半导体管芯40。介电层406的材料及形成方法可以类似于介电层206的材料及形成方法。图2B中所示的结构可以用作芯片封装件或可以集成至另一封装件结构中。在一些其他实施例中，在半导体管芯40上方堆叠一级或多级半导体管芯。本发明的实施例可以具有很多变化。在一些其他实施例中，介电层406由模塑料制成。

可以对本发明的实施例作出许多改变和/或修改。图3是根据一些实施例的芯片封装件的截面图。图3显示了与图1O中示出的芯片封装件类似的芯片封装件。在一些实施例中，衬底10包括贯穿半导体衬底100的导电部件126。导电部件126用作贯通孔并且在半导体衬底100的相对侧上方设置的元件之间提供电路径。在一些实施例中，导电部件126的每一个均电连接至在半导体衬底100的背面上方形成的相应的连接件397。在一些实施例中，在半导体衬底100和导电部件126之间形成绝缘元件(未示出)。如图3所示，根据一些实施例，在半导体管芯30上方形成连接件399。

根据一些实施例，在如图3所示的一些实施例中，在衬底10上还堆叠半导体管芯20'。在与半导体管芯20基本上相同的高度水平处设置半导体管芯20'。根据一些实施例，如图3所示，形成导电部件326'以贯穿介电层306和206。在一些实施例中，在半导体管芯30的接合和介电层306的形成之后，形成含有导电部件326'的开口。

在一些实施例中，衬底10和/或半导体管芯20、20'或30包括诸如测试焊盘104'和/或204'的测试焊盘。测试焊盘104'和/或204'用于电测试。可以实施多个测试操作以确保衬底10和/或半导体管芯20、20'和/或30在它们接合在一起之前具有良好的质量。因此，提高了芯片封装件的可靠性和性能。在一些实施例中，测试焊盘104'和/或204'是由Al、W、Cu、Au、Ti、其他合适的材料或它们的组合制成的。然而，应当理解，本发明的实施例不限制于此。在一些其他实施例中，不形成测试焊盘104'和/或204'。

在一些实施例中，导电部件226s用作形成至衬底10(诸如半导体芯片)的电连接的贯通孔。在一些实施例中，导电部件226s的一个或一些物理连接形成在衬底10的层间介电层102中的导电焊盘104。衬底10可以是半导体芯片或半导体晶圆。在一些实施例中，在导电部件226s和半导体管芯20的半导体衬底200之间形成有绝缘元件(未示出)。在一些实施例中，绝缘元件类似于图1O中示出的绝缘元件222s。

可以对本发明的实施例作出许多改变和/或修改。例如，在半导体管芯接合至衬底或另一半导体管芯上之后，可以形成导电部件的一些或所有，其贯穿半导体管芯的半导体衬底。可选地，在半导体管芯接合至衬底或另一半导体管芯上之前，可以形成导电部件的一些或所有，其贯穿半导体管芯的半导体衬底。根据需要，通过熔融接合或混合接合，可以实现衬底和半导体管芯之间的接合或可以实现不同半导体管芯之间的接合。

可以对本发明的实施例作出许多改变和/或修改。图4A至图4I是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

根据一些实施例，如图4A所示，在载体衬底600上方设置诸如半导体管芯20和20'的一个或多个半导体管芯。半导体管芯20和20'可以通过粘合层602接合至载体衬底600上。在一些实施例中，半导体管芯20和20'的每一个均包括测试焊盘204'。测试焊盘204'用于电测试。在半导体管芯20和20'接合至载体衬底600上之前，可以实施多个测试操作以确保半导体管芯20和20'的良好的质量。在一些实施例中，载体衬底600包括半导体衬底(诸如硅晶圆)、介电衬底(诸如玻璃晶圆)、另一合适的衬底或它们的组合。

根据一些实施例，如图4B所示，在载体衬底600上方沉积介电层606以包封半导体管芯20和20'。介电层606围绕且覆盖半导体管芯20和20'。介电层606可以用于保护半导体管芯20和20'。在一些实施例中，介电层606与半导体管芯20和20'直接接触。在一些实施例中，介电层606的材料和形成方法类似于介电层206的材料和形成方法。在一些实施例中，使用平坦化工艺以提供具有基本上平坦的表面的介电层606。

如图4C所示，根据一些实施例，图4B中所示的结构接合至衬底10上。图4B中所示的结构可以通过晶圆至晶圆接合接合至衬底10上。在一些实施例中，介电层606和衬底10的层间介电层102通过熔融接合接合在一起。在一些实施例中，介电层606的部分夹在半导体管芯20或20'和衬底10之间，衬底10可以是半导体晶圆或半导体芯片。

在一些其他实施例中，半导体管芯20和20'的一些导电焊盘204或测试焊盘204'不由介电层606覆盖。衬底10的一些导电焊盘104或测试焊盘104'可以与半导体管芯20和20'的一些导电焊盘204或测试焊盘204'直接接触。在这些情况中，图4B中所示的结构通过混合接合接合至衬底10上。混合接合可以包括氧化物至氧化物接合以及金属至金属接合。

在一些实施例中，衬底10是晶圆且包括测试焊盘104'。测试焊盘104'用于电测试。在接合之前，可以实施多个测试操作以确保衬底10的良好的质量。

如图4D所示，根据一些实施例，去除载体衬底600和粘合层602。在一些实施例中，同时去除载体衬底600和粘合层602。在一些其他实施例中，从粘合层602去除载体衬底600。然后，从半导体管芯20和20'去除粘合层602。

根据一些实施例，如图4E所示，实施平坦化工艺以减薄介电层606。在平坦化工艺之后，介电层606和半导体管芯20和20'的表面基本上共平面。在一些实施例中，在平坦化工艺期间，还减薄半导体管芯20和20'。平坦化工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、另一适用的工艺或它们的组合。

然后，根据一些实施例，如图4E所示，在介电层606以及半导体管芯20和20'上方沉积绝缘层608。绝缘层608可以用于使稍后将形成的多个导电部件彼此电隔离。在一些实施例中，绝缘层608是由氧化硅、氮氧化硅、氮化硅、碳化硅、另一合适的材料或它们的组合制成的。在一些实施例中，使用CVD工艺、旋涂工艺、PVD工艺、另一适用的工艺或它们的组合沉积绝缘层608。

根据一些实施例，如图4F所示，类似于图1M或图2中所示的实施例，形成导电部件226s和226d。类似于图1M中所示的实施例，在导电部件226s以及半导体管芯20和20'的半导体衬底200之间可以形成绝缘元件(未示出)。绝缘元件用于在导电部件226s以及半导体管芯20和20'的半导体衬底200之间提供电绝缘。

如图4G所示，根据一些实施例，在绝缘层608以及导电部件226s和226d上方形成再分布层612和介电层610。再分布层612和介电层610的形成可以涉及多个沉积和图案化工艺。

类似于图4A中示出的实施例，根据一些实施例，如图4H所示，使用粘合层602'将诸如半导体管芯30和30'的一个或多个半导体管芯接合至载体衬底600'上。然后，根据一些实施例，类似于图4B中所示的实施例，形成介电层606'以包封半导体管芯30和30'。然后，如图4H所示，根据一些实施例，类似于图4C中所示的实施例，介电层606'和图4G中所示的结构通过混合接合接合。

根据一些实施例，如图4I所示，类似于图4F至图4G中所示的实施例，形成导电部件626s和626d、绝缘层608'、再分布层612'以及介电层610'。然后，如图4I所示，根据一些实施例，形成钝化层692和696、导电焊盘694以及连接件698。

在一些实施例中，介电层606和606'基本上没有聚合物材料。在一些实施例中，在介电层606以及半导体管芯20和20'之间或在介电层606'以及半导体管芯30和30'之间没有模塑料或底部填充材料。由于介电层606和606'基本上没有聚合物材料或模塑料材料，介电层606和606'、半导体管芯20、20'、30和30'以及衬底10的热膨胀系数(CTE)相似。因此，可以减小或防止由于CTE失配的翘曲。提高了芯片封装件的质量和可靠性。

可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，形成伪焊盘以提高半导体管芯或衬底的平坦度。由于提高的平坦度，相应地改进了用于堆叠多个半导体管芯的接合工艺。图5A至图5F是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

如图5A所示，提供了半导体衬底700。在一些实施例中，半导体衬底700是在其中形成有器件元件的半导体晶圆。在半导体衬底700上方形成互连结构。互连结构包括介电层702a和导电焊盘704a。在一些实施例中，导电焊盘704a是互连结构的顶部金属线的部分并且称为“顶部金属”。在一些实施例中，互连结构包括多个介电层、多个导电线和多个导电通孔。

在一些实施例中，导电焊盘704a和介电层702a的材料和形成方法分别类似于导电焊盘104和层间介电层102的材料和形成方法。在一些实施例中，在导电焊盘704a和介电层702a之间形成阻挡层703a。

如图5A所示，在一些实施例中，在介电层702a和导电焊盘704a上方形成钝化层702b。钝化层702b具有暴露出导电焊盘704a的一个的开口。在一些实施例中，钝化层702b是由氮化硅、氧化硅、氮氧化硅、另一合适的材料或它们的组合制成的。在一些实施例中，在暴露的一个导电焊盘704a上方形成诸如测试焊盘704'的导电部件。测试焊盘704'用于电测试。在一些实施例中，测试焊盘704'是铝焊盘。可以实施多个测试操作以确保在半导体衬底700中形成的器件元件的良好的质量。

然后，如图5B所示，根据一些实施例，在钝化层702b和测试焊盘704'上方沉积介电层702c。在一些实施例中，介电层702c的材料和形成方法类似于层间介电层102的材料和形成方法。在一些实施例中，使用平坦化工艺以提供具有基本上平坦的表面的介电层702c。平坦化工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、另一适用的工艺或它们的组合。

根据一些实施例，如图5C所示，在介电层702c中形成导电部件704b。导电部件704b可以用作电连接至导电焊盘704a的一个的导电通孔。在一些实施例中，在导电部件704b和介电层702c之间形成阻挡层703b。可以使用一个或多个光刻和蚀刻工艺以形成贯穿介电层702c和钝化层702b并且暴露出导电焊盘704a的一个的开口。然后，使用多个沉积工艺以在开口的底部和侧壁上方沉积多个层。多个层可以包括阻挡层、晶种层和导电层。然后，实施平坦化工艺以去除多个层的在开口的外侧的部分。结果，多个层的剩余部分形成阻挡层703b和导电部件704b。

如图5D所示，根据一些实施例，在介电层702c和导电部件704b上方沉积蚀刻停止层702d和介电层702e。在一些实施例中，蚀刻停止层702d和介电层702e的材料和形成方法类似于蚀刻停止层208和介电层210的材料和形成方法。

如图5E所示，根据一些实施例，介电层702e中形成导电部件704c和伪部件(或伪焊盘)705。在一些实施例中，在导电部件704c和介电层702e之间和/或在伪部件705和介电层702e之间形成阻挡层703c。在一些实施例中，使用光刻工艺和蚀刻工艺，在介电层702e和蚀刻停止层702d中形成多个开口。开口的一个暴露出导电部件704b。

然后，使用多个沉积工艺以在开口的底部和侧壁上方沉积多个层。多个层可以包括阻挡层、晶种层和导电层。然后，实施平坦化工艺以去除多个层的在开口的外侧的部分。结果，多个层的剩余部分形成阻挡层703c、导电部件704c以及伪部件705。在一些实施例中，平坦化工艺是CMP工艺、研磨工艺、另一适用的工艺或它们的组合。结果，如图5E所示，形成类似于衬底10的衬底70。衬底70可以是半导体晶圆或半导体芯片。

导电部件704c和阻挡层703c可以用作接合焊盘，以用于与另一衬底接合，诸如另一半导体管芯。相似地，伪部件705和阻挡层703c可以用作另一接合焊盘。然而，本发明的实施例不限制于此。在一些其他实施例中，不形成阻挡层703c。在这些情况中,导电部件704c和伪部件705用作接合焊盘。

在一些实施例中，如图5F所示，导电部件704b位于由导电部件704c和阻挡层703c构造的接合焊盘下面。在一些实施例中，导电部件704b物理连接接合焊盘。在一些实施例中，如图5F所示，另一导电部件(诸如测试焊盘704')位于由伪部件705和阻挡层703c构造的接合焊盘下面。在一些实施例中，导电部件(诸如测试焊盘704')与接合焊盘隔离。例如，导电部件(诸如测试焊盘704')通过介电层702c与伪部件705隔离。

在平坦化工艺之后，由于伪部件705，伪部件705、介电层702e以及导电部件704c的表面基本上共平面，从而帮助稍后的接合工艺。在一些实施例中，在介电层702e中形成多个伪部件。在一些实施例中，包括伪部件705的这些伪部件和包括导电部件704c的其他导电部件均匀地分布在半导体衬底700上方以帮助平坦化工艺。

在一些情况中，不形成伪部件705。在这些情况中，由于没有伪部件以平衡抛光力，在用于形成导电部件704c的平坦化工艺之后，介电层702e的一些部分可能凹进。结果，可能不利地影响随后的接合工艺。

然后，如图5F所示，根据一些实施例，衬底80接合至衬底70上。在一些实施例中，衬底80是半导体晶圆。在一些其他实施例中，衬底80是半导体管芯。在一些实施例中，衬底80包括半导体衬底800和互连结构。

类似于衬底70的互连结构，衬底80的互连结构可以包括介电层802a、802c和802e、钝化层802b、蚀刻停止层802d、导电焊盘804a、导电部件804b和804c、阻挡层803a、803b和803c以及伪部件805。导电部件804c和阻挡层803c可以用作接合焊盘。伪部件805和阻挡层803c可以用作另一接合焊盘。在一些实施例中，衬底80通过在衬底70和80上分别形成的接合焊盘接合至衬底70上。相似地，由于伪部件805，伪部件805、介电层802e以及导电部件804c的表面基本上共平面。因此，提高了用于将衬底70和80接合在一起的接合工艺。

根据一些实施例，如图5F所示，类似于图1D中所示的实施例，沉积介电层206以包封衬底80以形成芯片封装件。在一些实施例中，实施类似于图1E至图1O中所示的工艺的工艺以形成包括多个半导体管芯的芯片封装件。在一些实施例中，伪部件705不电连接至贯穿介电层206的任何导电部件。

在图5A至图5F所示的实施例中，接合焊盘用于接合衬底70和80。在一些实施例中，在图1A至图1O中所示的实施例中使用接合焊盘以帮助接合工艺。在一些实施例中，在衬底80中形成类似于导电部件226s、226d的贯通孔以形成至衬底70的电连接。贯通孔的一个可以贯穿介电层206并且物理连接衬底70(诸如半导体芯片)的导电焊盘704a的一个。贯通孔的一个可以贯穿衬底80(诸如半导体管芯)的半导体衬底800并且物理连接衬底70(诸如半导体芯片)的导电焊盘704a的一个。

可以对本发明的实施例作出许多改变和/或修改。在一些其他实施例中，介电层206由模塑料制成。

可以对本发明的实施例作出许多改变和/或修改。例如，伪部件的形成不限制于图5A至图5F中所示的那些。图6A至图6E是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

如图6A所示，根据一些实施例，在如图5C中所示的结构上方沉积晶种层903。在一些实施例中，在晶种层903的沉积之前，在如图5C中所示的结构上方沉积阻挡层(未示出)。

如图6B所示，根据一些实施例，在晶种层903上方形成掩模层904。掩模层904具有暴露出晶种层903的开口。开口限定形成导电部件704c和伪部件705的位置。在一些实施例中，掩模层904是由光刻胶材料制成的。可以使用光刻工艺以形成开口。然后，使用电镀工艺或另一适用的工艺以在晶种层903的由开口暴露出的部分上方沉积导电材料。结果，形成导电部件704c和伪部件705。在一些实施例中，导电材料不完全地填充开口。

如图6C所示，根据一些实施例，去除掩模层904并且部分地去除晶种层903。在一些实施例中，导电部件704c和伪部件705用作掩模，并且实施蚀刻工艺以部分地去除晶种层903。在一些实施例中，如图6C所示，去除位于导电部件704c和伪部件705下方的晶种层903的部分。

根据一些实施例，如图6D所示，在介电层702c上方沉积介电层702e'以围绕导电部件704c和伪部件705。在一些实施例中，实施平坦化工艺从而使得介电层702e'、导电部件704c和伪部件705的表面基本上共平面。在平坦化工艺之后，由于伪部件705，伪部件705、介电层702e'以及导电部件704c的表面基本上共平面，从而帮助稍后的接合工艺。在一些实施例中，在介电层702e'中形成多个伪部件。在一些实施例中，包括伪部件705的这些伪部件和包括导电部件704c的其他导电部件均匀地分布在半导体衬底700上方以帮助平坦化工艺。

根据一些实施例，如图6E所示，类似于图5F中所示的实施例，衬底80'接合至衬底70'上。在一些实施例中，衬底80'是半导体晶圆。在一些其他实施例中，衬底80'是半导体管芯。在一些实施例中，类似于衬底80，衬底80'包括半导体衬底800和互连结构。类似于衬底70'或衬底80的互连结构，衬底80'的互连结构可以包括介电层802a、802c和802e'、钝化层802b、蚀刻停止层802d、导电焊盘804a、导电部件804b和804c、阻挡层803a、803b和803c、晶种层903'以及伪部件805。相似地，由于伪部件805，伪部件805、介电层802e'以及导电部件804c的表面基本上共平面。因此，改进了用于将衬底70'和80'接合在一起的接合工艺。

根据一些实施例，如图6E所示，类似于图1D中所示的实施例，沉积介电层206以包封衬底80'以形成芯片封装件。在一些实施例中，实施类似于图1E至图1O中所示的工艺的工艺以形成包括多个半导体管芯的芯片封装件。

上述伪部件(或伪焊盘)可以用于本发明的许多实施例中。在一些实施例中，在图1D、1M、1N、1O、2B、3、4F或4I中示出的实施例中形成伪部件。

可以对本发明的实施例作出许多改变和/或修改。如上所述，根据本发明的实施例的芯片封装件可以进一步集成至另一封装件结构中。在一些实施例中，在图1D、1M、1N、1O、2B、3、4F、4I、5F或6E中示出的实施例中示出的芯片封装件进一步封装至集成扇出(InFO)封装件结构中。

图7是根据一些实施例的封装件结构的截面图。根据一些实施例，封装件结构包括部分地或完全地包封元件1002的模塑料层1004。在一些实施例中，元件1002包括半导体管芯。在一些实施例中，元件1002是芯片封装件。芯片封装件包括图1D、1M、1N、1O、2B、3、4F、4I、5F或6E中示出的实施例。

在一些实施例中，封装件结构包括贯穿模塑料层1004的一个或多个封装通孔1006。在一些实施例中，如图7所示，在模塑料层1004和元件1002上形成的再分布层1012上方设置一个或多个半导体管芯1008。在一些实施例中，在模塑料1004和元件1002的其他侧上方形成连接件1010。在一些实施例中，封装通孔1006在半导体管芯1008和连接件1010之间形成电连接。在一些实施例中，再分布层1012的一些在半导体管芯1008和元件1002中的半导体管芯之间形成电连接。

可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，上述的扇出封装件结构或在1D、1M、1N、1O、2B、3、4F、4I、5F或6E中示出的实施例中示出的芯片封装件进一步封装在衬底上晶圆上芯片(CoWoS)封装件结构中。

本发明的实施例在衬底上方堆叠一个或多个半导体管芯。还形成贯穿半导体管芯或介电层的导电部件以在竖直方向上提供电连接。进一步减小芯片封装件的尺寸。使用基本上由半导体氧化物材料制成的介电层包封半导体管芯。因此，介电层、半导体管芯以及衬底的热膨胀系数相似。可以减小或防止由于CTE失配的翘曲。提高了芯片封装件的质量和可靠性。

根据一些实施例，提供一种芯片封装件。该芯片封装件包括半导体芯片和半导体芯片上方的半导体管芯。芯片封装件还包括位于半导体芯片上方且包封半导体管芯的介电层，并且介电层基本上由半导体氧化物材料制成。芯片封装件进一步包括导电部件，该导电部件贯穿半导体芯片的半导体衬底且物理连接半导体芯片的导电焊盘。

在上述芯片封装件中，其中，所述介电层与所述半导体管芯直接接触。

在上述芯片封装件中，其中，所述导电部件贯穿所述半导体管芯的互连结构以与所述半导体芯片的所述导电焊盘电接触。

在上述芯片封装件中，还包括导电部件，所述导电部件贯穿所述介电层并且与所述半导体芯片的第二导电焊盘电接触。

在上述芯片封装件中，还包括：接合焊盘，位于所述半导体芯片和所述半导体管芯之间；以及第二导电部件，位于所述接合焊盘下面并且物理连接所述接合焊盘，其中，所述第二导电部件位于所述接合焊盘和所述半导体芯片之间并且电连接至所述半导体芯片的第二导电焊盘。

在上述芯片封装件中，还包括：接合焊盘，位于所述半导体芯片和所述半导体管芯之间；以及第二导电部件，位于所述接合焊盘下面并且物理连接所述接合焊盘，其中，所述第二导电部件位于所述接合焊盘和所述半导体芯片之间并且电连接至所述半导体芯片的第二导电焊盘；第二接合焊盘，位于所述半导体芯片和所述半导体管芯之间；以及第三导电部件，位于所述第二接合焊盘下面并且与所述第二接合焊盘隔离，其中，所述第三导电部件位于所述接合焊盘和所述半导体芯片之间并且电连接至所述半导体芯片的第三导电焊盘。

在上述芯片封装件中，还包括：接合焊盘，位于所述半导体芯片和所述半导体管芯之间；以及第二导电部件，位于所述接合焊盘下面并且物理连接所述接合焊盘，其中，所述第二导电部件位于所述接合焊盘和所述半导体芯片之间并且电连接至所述半导体芯片的第二导电焊盘；第二接合焊盘，位于所述半导体芯片和所述半导体管芯之间；以及第三导电部件，位于所述第二接合焊盘下面并且与所述第二接合焊盘隔离，其中，所述第三导电部件位于所述接合焊盘和所述半导体芯片之间并且电连接至所述半导体芯片的第三导电焊盘，其中，所述第三导电部件是测试焊盘。

在上述芯片封装件中，还包括：接合焊盘，位于所述半导体芯片和所述半导体管芯之间；以及第二导电部件，位于所述接合焊盘下面并且物理连接所述接合焊盘，其中，所述第二导电部件位于所述接合焊盘和所述半导体芯片之间并且电连接至所述半导体芯片的第二导电焊盘；第二接合焊盘，位于所述半导体芯片和所述半导体管芯之间；以及第三导电部件，位于所述第二接合焊盘下面并且与所述第二接合焊盘隔离，其中，所述第三导电部件位于所述接合焊盘和所述半导体芯片之间并且电连接至所述半导体芯片的第三导电焊盘，其中，所述接合焊盘和所述第二接合焊盘的顶面共平面。

在上述芯片封装件中，还包括绝缘元件，所述绝缘元件位于所述导电部件和所述半导体管芯的所述半导体衬底之间。

在上述芯片封装件中，其中，所述介电层的部分夹在所述半导体管芯和所述半导体芯片之间。

根据一些实施例，提供一种芯片封装件。该芯片封装件包括半导体芯片和半导体芯片上方的半导体管芯。芯片封装件还包括包封半导体管芯的介电层，并且介电层基本上没有聚合物材料。芯片封装件进一步包括贯穿半导体芯片的半导体衬底的导电部件以及在半导体衬底上方且电连接至导电部件的连接件。半导体芯片位于半导体管芯和连接件之间。

在上述芯片封装件中，其中，在所述介电层和所述半导体管芯之间没有模塑料。

在上述芯片封装件中，还包括第二导电部件，所述第二导电部件贯穿所述半导体管芯的半导体衬底。

在上述芯片封装件中，还包括第二导电部件，所述第二导电部件贯穿所述介电层。

在上述芯片封装件中，还包括：接合焊盘，位于所述半导体芯片和所述半导体管芯之间；以及第二导电部件，位于所述接合焊盘下面并且物理连接所述接合焊盘，其中，所述第二导电部件位于所述接合焊盘和所述半导体芯片之间并且电连接至所述半导体芯片的第二导电焊盘。

在上述芯片封装件中，其中，在所述介电层和所述半导体管芯之间没有模塑料，所述芯片封装件还包括：第二接合焊盘，位于所述半导体芯片和所述半导体管芯之间；以及第三导电部件，位于所述第二接合焊盘下面并且与所述第二接合焊盘隔离，其中，所述第三导电部件位于所述接合焊盘和所述半导体芯片之间且电连接至所述半导体芯片的第三导电焊盘。

根据一些实施例，提供一种芯片封装件。该芯片封装件包括半导体芯片和接合至半导体芯片的半导体管芯。半导体管芯与半导体芯片直接接触。芯片封装件还包括导电部件，该导电部件贯穿半导体管芯的半导体衬底且物理连接半导体芯片的导电焊盘。

在上述芯片封装件中，还包括：位于所述半导体芯片上方并且包封所述半导体管芯的介电层，其中，所述介电层由半导体氧化物材料制成。

在上述芯片封装件中，其中，所述半导体芯片的第一互连结构与所述半导体管芯的第二互连结构直接接触。

在上述芯片封装件中，还包括：第二导电部件，贯穿所述半导体芯片的半导体衬底；以及连接件，位于所述半导体衬底上方并且电连接至所述第二导电部件，其中，所述半导体芯片位于所述半导体管芯和所述连接件之间。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况中，在此他们可以做出多种变化、替换以及改变。