扩展的源漏mos晶体管及形成方法
【专利说明】扩展的源漏MOS晶体管及形成方法
[0001]相关申请案
本申请要求2012年9月27日提交的美国临时申请N0.61/706，587的权益，并且该美国临时申请以引用方式并入本文中。
[0002]
技术领域
[0003]本发明涉及用于高功率装置的MOS晶体管。
【背景技术】
[0004]图1示出了常规的MOS晶体管2。该MOS晶体管2包括导电栅极4，导电栅极4设置于衬底6上方并且通过绝缘材料层8与衬底6绝缘。源极区10和漏极区12形成于衬底中，具有与衬底的导电类型(或衬底中的阱的导电类型)相反的导电类型。例如，对于P型衬底或对于N型衬底中的P型阱，源极区和漏极区具有N型导电性。绝缘间隔物14形成于栅极4的横向侧上。源极10和漏极12在两者间限定沟道区16。源极10和漏极12的沟道侧边缘与栅极4的边缘对准。
[0005]如图2所示，还已知使用多个掺杂步骤形成源极区和漏极区。具体地讲，在形成栅极4之后，但在形成间隔物14之前，执行第一次注入以形成LD (轻掺杂)区18 (其自对准到栅极4)。在形成间隔物14之后，执行第二次注入以形成源极区和漏极区10/12 (其自对准到间隔物14)。在间隔物14之下设置LD区18，其将源极区和漏极区10/12连接到沟道区16。
[0006]对于高电压应用，用于在MOS晶体管中形成LD区18的注入能量和剂量可能不同于针对在相同晶片上形成的低电压逻辑MOS晶体管的注入能量和剂量。该注入能量应相对较高，以实现足够高的栅漏结击穿电压。通常，注入物不仅进入到衬底中以形成晶体管LD区18，还进入到晶体管的栅极多晶硅4中。随着半导体技术迁移到65nm几何结构、45nm几何结构并且超越这些几何结构，逻辑MOS栅极多晶硅的厚度变得更薄。典型的逻辑多晶硅栅极厚度为约1000A (针对65nm几何结构)和800A (针对45nm几何结构)。由于高电压MOS晶体管与低电压逻辑MOS晶体管共享相同的多晶硅，必须减小注入能量以防止注入物掺杂物(例如硼、磷或砷)渗透到栅极多晶硅4下方的MOS沟道16中。然而，减小注入能量将导致栅漏结击穿电压较低，并且高电压MOS晶体管可能无法提供足够高的栅漏结击穿电压。
[0007]已知使用扩展的漏极MOS晶体管以增加栅漏结击穿电压。图3示出扩展的漏极NMOS晶体管(S卩，形成于P衬底6中)，其中漏极区12远离栅极4和间隔物14形成(S卩，漏极区12不自对准到间隔物14，而是远离栅极4和间隔物14横向地设置)。在P衬底6中，源极区和漏极区10/12可形成为N型区。图4示出扩展的PMOS晶体管，其形成于P型衬底6的N阱20中，其中源极区/漏极区10/12和LD区18a/18b为P型。
[0008]该扩展的漏极MOS晶体管不是对称装置，因为源极未扩展。这意味着源极10与间隔物14对准(B卩，到达间隔物14)，并且通过LD区18a连接到沟道区16，LD区18a自身设置于间隔物14之下。相比之下，漏极12远离间隔物14定位，并且通过LD区18b连接到沟道区16，LD区18b仅部分设置于间隔物14之下。当MOS晶体管的源极和漏极10/12因布局错误而调换时，该装置变成扩展的源极MOS晶体管。因此，可能无法实现高栅漏击穿电压。
[0009]在当前工业操作中，当使用扩展的源极和漏极MOS晶体管作为对称装置时，多晶硅栅极材料以及源极和漏极的一部分被阻隔在源极/漏极N+或P+注入物之外。通常需要特殊掩模步骤来进行栅极材料(多晶硅)的注入物掺杂。在无掺杂的情况下，栅极多晶硅材料将具有耗尽效应并且晶体管阈值电压将改变。原位掺杂的多晶硅材料可替换注入的多晶硅，但此解决方案将仅对一个MOS (例如NM0S)有效，而对另一个MOS (例如PM0S)无效，除非使用低性能埋沟晶体管。
[0010]需要解决了以上确定的问题的MOS装置及其制造方法。
【发明内容】
[0011]上述问题和需求通过这样的晶体管得以解决:该晶体管具有:衬底，和设置于衬底上方并且与衬底绝缘的导电栅极，其中衬底中的沟道区设置于导电栅极下方；第一绝缘材料间隔物，其位于衬底上方并且横向地相邻于导电栅极的第一侧；第二绝缘材料间隔物，其位于衬底上方并且横向地相邻于导电栅极的与第一侧相对的第二侧；源极区，其形成于衬底中并且相邻于导电栅极的第一侧和第一间隔物，但与导电栅极的第一侧和第一间隔物横向地间隔开；漏极区，其形成于衬底中并且相邻于导电栅极的第二侧和第二间隔物，但与导电栅极的第二侧和第二间隔物横向地间隔开；第一 LD区，其形成于衬底中并且在沟道区和源极区之间横向地扩展，其中第一 LD区具有设置于第一间隔物下方的第一部分和不设置于第一及第二间隔物下方并且不设置于导电栅极下方的第二部分，并且其中第一 LD区的掺杂物浓度小于源极区的掺杂物浓度；以及第二 LD区，其形成于衬底中并且在沟道区和漏极区之间横向地扩展，其中第二 LD区具有设置于第二间隔物下方的第一部分和不设置于第一及第二间隔物下方并且不设置于导电栅极下方的第二部分，并且其中第二 LD区的掺杂物浓度小于漏极区的掺杂物浓度。
[0012]一种形成晶体管的方法，包括:在衬底上方形成导电栅极并且使导电栅极与衬底绝缘，其中衬底中的沟道区设置于导电栅极下方；执行第一次注入，将掺杂物注入到衬底的相邻于导电栅极的相对的第一及第二侧的部分中，以分别在衬底中形成第一及第二 LD区；形成第一绝缘材料间隔物，其位于衬底中的第一 LD区上方并且横向地相邻于导电栅极的第一侧；形成第二绝缘材料间隔物，其位于衬底中的第二 LD区上方并且横向地相邻于导电栅极的第二侧；形成掩模材料，该掩模材料至少在衬底的直接横向地相邻于第一及第二间隔物的部分上方扩展，但使得与第一及第二间隔物横向地间隔开的衬底的至少部分处于暴露状态；执行第二次注入，将掺杂物注入到衬底的暴露部分，以在衬底中形成相邻于导电栅极的第一侧和第一间隔物、但与导电栅极的第一侧和第一间隔物横向地间隔开的源极区，以及在衬底中形成相邻于导电栅极的第二侧和第二间隔物、但与导电栅极的第二侧和第二间隔物横向地间隔开的漏极区，其中第一 LD区在沟道区和源极区之间横向地扩展并且具有设置于第一间隔物下方的第一部分和不设置于第一及第二间隔物下方并且不设置于导电栅极下方的第二部分，并且其中第一 LD区的掺杂物浓度小于源极区的掺杂物浓度，并且其中第二 LD区在沟道区和漏极区之间横向地扩展并且具有设置于第二间隔物下方的第一部分和不设置于第一及第二间隔物下方并且不设置于导电栅极下方的第二部分，并且其中第二 LD区的掺杂物浓度小于漏极区的掺杂物浓度。
[0013]通过查看说明书、权利要求和附图，本发明的其他目的和特征将变得明显。
【附图说明】
[0014]图1是常规MOS晶体管的侧视横截面图。
[0015]图2是具有将源极和漏极连接到沟道区的轻度掺杂区的常规MOS晶体管的侧视横截面图。
[0016]图3是常规扩展的漏极MOS晶体管的侧视横截面图。
[0017]图4是常规扩展的漏极PMOS晶体管的侧视横截面图。
[0018]图5是对称扩展的源极/漏极MOS晶体管的侧视横截面图。
[0019]图6A-图6D是示出对称扩展的源极/漏极NMOS晶体管的形成的侧视横截面图。
[0020]图7是对称扩展的源极/漏极PMOS晶体管的侧视横截面图。
【具体实施方式】
[0021]本发明是一种对称扩展的源极/漏极MOS晶体管，如图5所示，其中源极和漏极两者扩展到栅极和间隔物以外。扩展的源极/漏极MOS晶体管30包括导电栅极32，导电栅极32设置于衬底34上方并且通过绝缘材料层36与衬底34绝缘。源极区38和漏极区40形成于衬底34中，具有与衬底的导电类型(或衬底中的阱的导电类型)相反的导电类型。例如，对于P型衬底或N型衬底中的P型阱，源极区和漏极区38/40具有N型导电性。绝缘间隔物42形成于栅极32的横向侧上。衬底34中的沟道区46位于栅极32之下。衬底34中的LD区44a从沟道区46扩展，在间隔物42之下，并且越过间隔物42到达源极区38。衬底34中的LD区44b从沟道区46扩展，在间隔物42之下，并且越过间隔物42到达漏极区40。每个LD区44a和44b具有它们的不设置于间隔物42之下的部分。LD区44a将沟道区46连接到与间隔物42间隔开的源极38。LD区44b将沟道区46连接到也与间隔物42间隔开的漏极40。栅极32控制沟道区46的导电性(即，栅极32上的相对正电压使得沟道区46导电，否则沟道区46不导电)。
[0022]图6A-图6D示出形成对称扩展的源极/漏极MOS晶体管30的步骤的顺序。该过程开始于绝缘层(例如二氧化硅-氧化物)36，其沉积或形成于衬底34的表面上方。将导电层(例如多晶硅-多晶硅)32沉积于氧化物层36上方(例如通过沉积非导电无掺杂多晶硅