用于先进图案化的软着陆纳米层压层的制作方法
【技术领域】
[0001] 本发明涉及加工衬底的方法，尤其涉及用于在芯部层上沉积纳米层压保护层以允 许在芯部层上沉积供先进多图案化方案使用的高质量保形膜的方法。
【背景技术】
[0002] 先进的集成电路通常涉及在大批量半导体制造中图案化lx nm的半节距特征。多 图案化技术可以允许根据例如193nm的浸没式光刻技术的光刻技术缩放特征尺寸。自对准 双图案化是多图案化技术的实例。多图案化技术的量级扩展到Ilnm半节距及以下存在挑 战。
【发明内容】
[0003] 本文提供了用于加工半导体衬底以允许沉积供多图案化集成方案使用的高质量 保形膜的方法。
[0004] 一方面涉及通过在衬底上沉积纳米层压层并且在纳米层压层上沉积氧化钛层来 加工半导体衬底的方法。所述纳米层压层的厚度在约15A至约200A之间且密度低于所述 氧化钛层的密度。在各种实施例中，所述方法还包括沉积非晶碳层。在一些实施例中，非晶 碳层被图案化。在各种实施例中，纳米层压层包括堆层，该堆层包括两个或更多个副层。在 一些实施例中，所述两个或更多个副层包括氧化硅、氧化钛或它们的组合。在某些实施例 中，所述堆层仅包括两个副层。在一些实施例中，所述纳米层压层包括氧化硅的第一副层和 氧化钛的第二副层。
[0005] 在各种实施例中，所述纳米层压层是氧化硅或氧化钛。在某些实施例中，所述纳 米层压层通过使用例如等离子体增强原子层沉积（PEALD)的基于等离子体的方法被沉积： 使所述衬底暴露于含钛前体或含硅前体；使所述衬底暴露于氧化剂；并且在所述衬底暴露 于氧化剂的同时启动等离子体。在某些实施例中，所述纳米层压层在约50°C至约150°C之 间的温度下被沉积并且所述等离子体在每平方毫米衬底面积的高频射频（HFRF)功率在约 1. 768 X 10_4W/mm2至约1. 768 X 10_3W/mm2之间被启动。在某些实施例中，所述纳米层压层在 小于约l〇〇°C的温度被沉积。可结合本文公开的方法使用的含钛前体的实例是三（二甲基 氨基）钛（TDMAT)。含钛前体的实例是双（叔丁基胺）硅烷（SiH 2 (NHC(CH3) 3)2 (BTBAS)。
[0006] 在各种实施例中，所述氧化钛层使用PEALD通过以下被沉积：使所述衬底暴露于 含钛前体；使所述衬底暴露于氧化剂；并且在所述衬底暴露于所述氧化剂的同时在每平方 毫米衬底面积的HFRF功率至少约为1. 768X 10_3W/mm2启动第二等离子体。氧化物的实例 包括一氧化二氮、氧气、二氧化碳或它们的组合。在一些实施例中，所述氧化钛层可以在约 50 °C至约400 °C之间的温度被沉积。
[0007] 另一方面涉及通过以下步骤处理半导体衬底的方法：在衬底上沉积芯部层；在芯 部层上沉积纳米层压层；并且在纳米层压层上沉积金属氮化物或金属氧化物层。在一些实 施例中，芯部层被图案化。在某些实施例中，芯部层可以是非晶碳或光致抗蚀剂。在各种实 施例中，所述纳米层压层可以是氧化硅或氧化钛。在一些实施例中，沉积的纳米层压层的厚 度在约15A至约200A之间。
[0008] 在某些实施例中，所述纳米层压层使用PEALD通过以下被沉积：使所述衬底暴露 于含钛前体或含硅前体；使所述衬底暴露于氧化剂；并且在所述衬底暴露于氧化剂的同时 启动等离子体。在各种实施例中，所述纳米层压层在约50°C至约150°C之间的温度下被 沉积并且所述等离子体在每平方毫米衬底面积的HFRF功率在约1. 768 X KT4WAim2至约 1.768X10_3W/mm 2之间被启动。在一些实施例中，所述纳米层压层在小于约100°C的温度被 沉积。
[0009] 在各种实施例中，金属氮化物或金属氧化物层包括氧化钛或氧化硅。金属氮化物 或金属氧化物层可以对芯部具有蚀刻选择性。在某些实施例中，所述金属氮化物或金属氧 化物层使用PEALD通过以下被沉积：使所述衬底暴露于含金属前体；使所述衬底暴露于氧 化剂；并且在所述衬底暴露于所述氧化剂的同时在每平方毫米衬底面积的HFRF功率至少 约为I. 768X KT3WAim2启动等离子体。氧化物的实例包括一氧化二氮、氧气、二氧化碳或它 们的组合。在一些实施例中，所述金属氮化物或金属氧化物层在约50°C至约400°C之间的 温度被沉积。
[0010] 另一方面涉及一种加工半导体衬底的方法，所述方法包括：(a)使所述衬底暴 露于第一含钛前体或含硅前体；(b)使所述衬底暴露于第一氧化剂；(c)在所述衬底暴露 于所述第一氧化剂的同时在每平方毫米衬底面积的HFRF功率在约1. 768 X KTVmm2至约 I. 768X KT3Aim2之间启动第一等离子体；（d)使所述衬底暴露于第二含钛前体；（e)使所述 衬底暴露于第二氧化剂；并且（f)在所述衬底暴露于所述第二氧化剂的同时在每平方毫米 衬底面积的HFRF功率至少约为1. 768X 10_3W/mm2启动第二等离子体。
[0011] 在一些实施例中，（a)至（c)在约50°C至150°C之间的温度进行处理。在一些实 施例中，（d)至（f)在约50°C至400°C之间的温度进行处理。在一些实施例中，（d)至（f) 在比（a)至（c)高的温度下进行处理，使得从（c)到（d)的过渡包括使所述衬底的温度升 高至少约50°C，至少约100°C，至少约150°C，或者至少约200°C。
[0012] 第一含钛前体和第二含钛前体可以是同一种前体，例如，TDMAT。在一些实施例中， 第一氧化剂可以与第二氧化剂相同（例如，一氧化二氮、氧气、二氧化碳或它们的组合）。在 一些实施例中，有利的是使用不同的氧化剂或混合物。在一些实施例中，所述衬底包括非晶 碳。在一些实施例中，非晶碳被图案化。
[0013] 在各种实施例中，所述方法还包括在启动第二等离子体之后，使所述衬底平面化 以暴露所述非晶碳，并且选择性地蚀刻所述非晶碳以形成掩模。
[0014] 另一方面涉及通过以下步骤图案化半导体衬底的方法：在保形膜沉积在芯部层上 之前，在图案化的芯部层上沉积纳米层压保护层；在所述纳米层压保护层上沉积保形膜； 平面化所述保形膜以暴露所述芯部；并且选择性地蚀刻所述芯部以形成掩模。
[0015] 在某些实施例中，芯部层包括非晶碳。在各种实施例中，所述纳米层压保护层包 括氧化硅或氧化钛。在某些实施例中，所述纳米层压保护层的厚度在约15A至约200人之 间。在许多实施例中，所述纳米层压保护层使用PEALD通过以下被沉积：使所述衬底暴露于 含钛前体或含硅前体；使所述衬底暴露于氧化剂；并且在所述衬底暴露于氧化剂的同时启 动第一等离子体。
[0016] 在一些实施例中，所述纳米层压保护层在小于约100°C的温度被沉积。在各种实施 例中，所述纳米层压保护层在约50°C至约150°C之间的温度下被沉积并且所述第一等离子 体在每平方毫米衬底面积的高频射频功率在约1. 768 X KT4WAim2至约1. 768 X KT3WAim2之 间被启动。
[0017] 在一些实施例中，所述氧化钛层使用PEALD通过以下被沉积：使所述衬底暴露于 含钛前体；使所述衬底暴露于氧化剂；并且在所述衬底暴露于所述氧化剂的同时启动第二 等离子体，此时每平方毫米衬底面积的HFRF功率至少约为1. 768X 10_3W/mm2。
[0018] 另一方面涉及一种用于加工半导体衬底的设备，所述设备包括：一个或多个处理 室；进入所述处理室的一个或多个气体入口和相关的流量控制硬件；HFRF发生器；以及具 有至少一个处理器和存储器的控制器，使得所述至少一个处理器和所述存储器彼此通信连 接，所述至少一个处理器至少操作性地连接所述流量控制硬件以及HFRF发生器；并且所述 存储器存储计算机可执行指令，所述计算机可执行指令用于：使所述衬底暴露于含金属前 体；使所述衬底暴露于第一氧化剂；在所述衬底暴露于所述第一氧化剂的同时在HFRF功率 为约12. 5W至约125W之间启动第一等离子体；使所述衬底暴露于含钛前体；使所述衬底 暴露于第二氧化剂；并且在所述衬底暴露于所述第二氧化剂的同时在HFRF功率至少约为 125W启动第二等离子体。
[0019] 以下参照附图进一步描述这些和其他方面。
【附图说明】
[0020] 图1至图11是根据公开的实施例的集成方案的示意性描述。
[0021] 图12至图18是根据公开的实施例的集成方案的示意性描述。
[0022] 图19是根据公开的实施例的方法的工艺流程图。
[0023] 图20A和图20B是根据公开的实施例的方法的工艺流程图。
[0024] 图21是用于实施根据公开的实施例的方法的反应室的图示。
[0025] 图22是根据公开的实施例的可以用于执行操作的多站设备的图示。
[0026] 图23A至图23C是在执行根据公开的实施例的方法的实验中获得的沉积膜的图 像。
【具体实施方式】
[0027] 在以下描述中，阐述了许多具体细节以便提供对提出的实施例的透彻理解。公开 的实施例可以在没有一些或所有的这些具体细节的情况下实施。在其他实例中，未详细描 述公知的方法操作以便不会不必要地模糊公开的实施例。尽管将会结合具体实施例描述公 开的实施例，但是应当理解，这些实施例并不旨在限制公开的实施例。
[0028] 制造半导体器件通常涉及在集成制造过程中沉积一个或多个薄膜并且可以包括 图案化步骤。多图案化技术用于制造先进集成电路，例如，具有更小的特征或更高纵横比或 者低至2x或lx nm节点的集成电路。术语"lx"节点的意思是在IOnm与19nm之间的处理 节点，并且术语"2x"节点的意思是在20nm与29nm之间的处理节点。多图案化的实例是自 对准双图案化，这使得常规的光刻法所形成的图案的特征的数量翻倍。随着器件变得更小， 通过使用先进的多图案化技术，例如，四重图案化或"四图案化"，可以获得更窄的半节距特 征。
[0029] 图1至图11给出了四图案化方案的实例。图1提供了在多层堆层中（例如，在适 于半导体加工的晶圆上）可以包括的各种层的实例的示意性图示。图1中的多层堆层包括 形成为硬掩膜104顶部上的第一芯部（也称为第一心轴）的第一芯部层103,该第一芯部 可以在前一个处理中通过光刻法限定。硬掩膜104可以在第二芯部层105的顶部上，该第 二芯部层本身沉积在层107上。层107可以包括硬掩膜层107a、覆盖层107b和硬掩膜层 107c，它们可以用作图案化后续目标层150的掩模。阻挡层、覆盖层或蚀刻停止层可以在掩 模层l〇7c与目标层150之间。本领域技术人员应当理解，在上述层的任意两个层之间可以 沉积一层或多层，并且目标层150可以包括一个或多个附加层。
[0030] 第一芯部层（因此第