75和76中的一个 包围着，插头81、82和83的顶面分别与氧化区74、75和76的顶面共面，构成沟槽87、88和 89的非均匀表面84、85和86,如图12所示。
[004引氧化娃层90形成在衬底12上，包括氧化层50 W及氧化区74、75和76,通过LPCVD或阳CVD，填充沟槽87、88和89,其厚度约为4000A巾20000 A，通常取1800日A，如图13 所示。在该种情况下，氧化娃层90包围插头81、82和83。氧化娃层90经过化学机械处理 (CMP)，完全除去氧化层90的顶部区域，W及氮化层48的绝大部分，为衬底92留下裸露的 氮化层48,如图14所示。
[0043]参见图12、14和15,结构92经过湿刻蚀工艺，除去剩余部分的氮化层48,并且在 衬底12上方的氧化层46 W及沟槽87、88和89中的氧化层90的顶部达到预设深度，预设 深度在衬底12的顶面W下，在表面84、85和86 W上，分别留下沟槽94、95和96。沟槽94、 95和96都包括一个氧化区97、98和99,每个都由包围着多晶娃插头81、82和83的剩余部 分的氧化层90构成。在该种情况下，衬底12的表面100裸露出来。在表面100上方、在沟 槽94、96和97的侧壁上W及表面97、98和99上，形成栅极氧化层102。沉积一个多晶娃 层104 (例如原位磯渗杂多晶娃2)，W覆盖氧化层102,填充沟槽94、95和96的剩余部分， 如图16所示，然后将多晶娃层104回刻到栅极氧化物102的表面。在该种情况下，仅剩余 多晶娃层104的105、106和107部分，氧化层102与表面100重叠的区域裸露出来。通过 全面注入，先后形成本体区103 W及源极区101，如图17所示。
[0044] 参见图17和18,106和107部分经过刻蚀工艺，完全除去107部分W及106离105 最远的那一部分，例如通过标准的各向异性干刻蚀。为此，沉积一个带图案的光致抗蚀剂 层108,完全覆盖栅极氧化层102和105部分，W及106最靠近105的109部分。刻蚀106 和107之后，除去光致抗蚀剂层108,在衬底上方，沉积一个电绝缘层110(例如低温氧化物 (LT0)和/或含有棚酸的娃玻璃炬PSG))，如图19所示。制备绝缘层110之后，在绝缘层 110上方形成一个带图案的光致抗蚀剂层112,并形成接触开口 113和114的图案。形成开 口 113和114之后，通过一个适宜的刻蚀工艺，形成通孔115和116,经由开口 114在绝缘层 110中和多晶娃插头83的顶部形成通孔116, W及经由开口 113在绝缘层110、源极层101 中和本体层103的顶部形成通孔115,如图20所示。随后，除去光致抗蚀剂层112,在通孔 115和116中，形成势垒金属和金属插头130和132,例如鹤（W)插头，并将通孔115和116 中的金属插头130和132分别相对应地与图2中所示的接头38和40电接触，如图21所示。
[0045] 参见图18和22,应明确上述说明仅仅表示具有半导体器件10的优良特性的半导 体器件的一种制备方式。例如，回刻多晶娃层104,并且制备的本体层103和源极层101之 后，可W形成光致抗蚀剂层108的图案，仅仅覆盖105部分W及区域106的109部分，由光 致抗蚀剂层208表示。制成光致抗蚀剂层208,栅极氧化层102、源极层和本体层101、103 和衬底12的顶部120, W及109部分附近的那部分106区域和整个区域107都通过适宜的 刻蚀工艺，W便完全除去，例如标准的各向异性干刻蚀。在该种情况下，步进结构122仍然 保留在衬底12上方。
[0046] 制成步进结构122之后，电绝缘层210,例如低温氧化物（LT0)和/或含有棚酸的 娃玻璃炬PSG)，沉积在衬底12上方，如图23所示。制成绝缘层210之后，光致抗蚀剂层212 才在绝缘层210上方，并形成具有接触开口 213和214的图案。制成开口 213和214之后， 通过适宜的刻蚀工艺，制备通孔215和216,经由开口 214在绝缘层110中和多晶娃插头83 的顶部形成通孔216, W及经由开口 213在绝缘层110、源极层101中和本体层103的顶部 形成通孔215,如图24所示。随后，除去光致抗蚀剂层212,在通孔215和216中，形成势垒 金属和金属插头230和232,例如鹤（W)插头，并通过与图2中所示的接头38和40类似的 方式，将通孔215和216中的金属插头230和232分别与接头电接触。
[0047] 应理解上述说明仅是本发明的示例，W及其他在本发明意图和范围内的修正，不 应认为是本发明范围的局限。因此，本发明的范围应由所附的权利要求书及其全部等价内 容限定。
【主权项】
1. 一种在掺杂第一导电类型的半导体衬底上制备半导体器件的方法，其特征在于，所 述的方法包括： 在所述的衬底上，制备多个空间分离的有源区中的有源沟槽，多个空间分离的端接区 中的端接沟槽，所述的多个端接沟槽包括至少一个最里面的端接沟槽，在有源区附近，以及 一个最外面的端接沟槽，离有源区最远； 在每个所述的沟槽中，制备一个绝缘栅极区； 从有源区附近最里面的端接沟槽上，除去所述的绝缘栅极区靠近端接区的外面部分， 同时在每个有源沟槽中保留所述的绝缘栅极区； 在衬底上方，制备一个绝缘层，填充最里面的端接沟槽中所除去的绝缘栅极区的外部； 并且 通过衬底上方的绝缘层，制备电接头。2. 如权利要求1所述的方法，其特征在于，还包括在除去最里面的端接沟槽中的绝缘 栅极区的外部之前，通过整个有源区和端接区，在衬底的顶部，无需掩膜，注入本体掺杂物 和源极掺杂物，所述的本体掺杂物具有与第一导电类型相反的第二导电类型，所述的源极 掺杂物具有第一导电类型。3. 如权利要求2所述的方法，其特征在于，制备电接头的步骤还将远离有源区的最外 面的端接沟槽中的绝缘栅极区电连接到最外面的端接沟槽附近更加远离有源区的一个本 体惨杂区。4. 如权利要求2所述的方法，其特征在于，每个有源沟槽和端接沟槽的底部都用被电 绝缘材料包围着的导电材料填充，在每个沟槽中制备绝缘栅极区的方法是在每个沟槽的顶 部制备绝缘栅极，与沟槽底部的导电材料重叠，所述的电绝缘材料的一部分设置在沟槽顶 部栅极区和沟槽底部的导电材料之间。5. 如权利要求4所述的方法，其特征在于，从最里面的端接沟槽上除去端接区附近的 所述的绝缘栅极区的外部，还从最外面的端接沟槽上除去全部的所述的绝缘栅极区。6. 如权利要求5所述的方法，其特征在于，制备电接头的步骤还将填充远离有源区的 最外面的端接沟槽的底部且被电绝缘材料包围着的导电材料，电连接到在最外面的端接沟 槽附近的离有源区更远的一个本体掺杂区。7. 如权利要求5所述的方法，其特征在于，从最里面的端接沟槽上，除去端接区附近的 所述的绝缘栅极的外部，还将端接区中衬底的顶部至少向下除去到绝缘栅极区的底部。8. 如权利要求7所述的方法，其特征在于，制备电接头的步骤还将被电绝缘材料包围 着的填充远离有源区的最外面的端接沟槽底部的导电材料电连接到邻近最外面的端接沟 槽的衬底区。
【专利摘要】本发明公开了一种具有多个晶体管的半导体器件，包括一个端接区，带有不对称栅极的晶体管。该半导体器件包括具有多个有源晶体管的有源区，其中每个有源晶体管都含有源极、漏极和栅极区。源极和栅极区相互分离，并且相互绝缘。端接区包围着有源区。端接区包括多个分离的端接沟槽、每个沟槽都用导电材料和绝缘材料填充。电绝缘材料沉积在导电材料和衬底导电材料之间。多个端接沟槽中的其中之一沉积在有源区和多个端接沟槽的其余沟槽之间，栅极区就形成在端接沟槽中，与屏蔽栅极区重叠并间隔开，从而使栅极多晶硅的剖面面积小于晶体管中作为不对称设计的栅极区的剖面面积。
【IPC分类】H01L29/423, H01L29/40, H01L29/78, H01L21/336
【公开号】CN104916699
【申请号】CN201510334087
【发明人】李亦衡, 丁永平, 王晓彬
【申请人】万国半导体股份有限公司
【公开日】2015年9月16日
【申请日】2013年2月22日
【公告号】CN103151382A, US8697520, US20130228857, US20150270383