半导体装置的制造方法
【专利说明】半导体装置
[0001]本申请享受以日本专利申请2014 — 50258号(申请日:2014年3月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0002]本发明的实施方式涉及半导体装置。
【背景技术】
[0003]在用于开关电源等的功率MOSFET (Metal Oxide Silicon Filed EffectTransistor:金属氧化物半导体场效应晶体管)那样的半导体装置中，希望耐压较高。
【发明内容】
[0004]本发明提供一种耐压高的半导体装置。
[0005]根据实施方式，包含第I区域和第2区域的半导体装置具备:第I电极；设在上述第I电极上的第I导电型的第I半导体层；设在上述第I半导体层上的第2导电型的第2半导体层；设在上述第2区域中的上述第2半导体层上的第I导电型的第3半导体层；多个第2电极；多个第3电极；第3绝缘膜；第4电极；第4绝缘膜；以及第5电极。上述多个第2电极隔着第I绝缘膜而与上述第I区域中的上述第2半导体层及上述第I半导体层、以及上述第2区域中的上述第3半导体层、上述第2半导体层及上述第I半导体层相对置，并且，该多个第2电极跨越上述第I区域及上述第2区域。上述多个第3电极隔着第2绝缘膜而与上述第I区域中的上述第2半导体层及上述第I半导体层、以及上述第2区域中的上述第3半导体层、上述第2半导体层及上述第I半导体层相对置，该多个第3电极的一部分从上述第I区域跨到上述第2区域，另一部分在上述第2区域中相互分离设置。上述第3绝缘膜设置在上述第I区域中的、上述第2半导体层上以及上述第3电极上。上述第4电极设置在上述第I区域中的、上述第3绝缘膜上以及上述多个第2电极上。上述第4绝缘膜设置在上述第2区域中的上述第2电极上。上述第5电极设置在上述第2区域中的、上述第3半导体层上、上述第4绝缘膜上以及上述多个第3电极上。
【附图说明】
[0006]图1是第一实施方式的半导体装置100的剖面图。
[0007]图2是第一实施方式的半导体装置100的剖面图。
[0008]图3是从图1及图2的C 一 C’面观察下方而得到的平面图。
[0009]图4是第二实施方式的半导体装置101的平面图。
[0010]图5是第三实施方式的半导体装置102的平面图。
【具体实施方式】
[0011]以下，参照附图对本发明的实施方式进行说明。
[0012](第一实施方式)
[0013]图1及图2是第一实施方式的半导体装置100的剖面图。此外，图3是该半导体装置100的平面图。图3是从图1及图2的C 一 C’面观察下方而得到的平面图。
[0014]在图3中，终端区域(第I区域)100a是几乎不流过电流的区域。另一方面，活性区域(第2区域)10b是沿纸面垂直方向流过电流的区域。并且，图3的终端区域10a的A — A’剖面是图1。图3的活性区域10b的B — B’剖面是图2。
[0015]如图1及图2所示，半导体装置100具备:漏极电极(第I电极)l、n+型半导体基板(半导体基板)2、n型外延层(第I半导体层)3、p型半导体层(第2半导体层)4、n+型半导体层(第3半导体层)5、多个栅极电极(第2电极)6、多个源极电极(第3电极)7、栅极电极(第4电极)8、源极电极(第5电极)9、绝缘膜(第I绝缘膜)11、绝缘膜(第2绝缘膜)12、绝缘膜13、和绝缘膜(第3绝缘膜)14。
[0016]首先，对图1所示的终端区域10a的剖面进行说明。在半导体基板2的下侧，设有铝等的漏极电极I。另一方面，在半导体基板2的上侧，设有η型外延层3。为了减小半导体装置100的导通电阻，η型外延层3的杂质浓度优选较高。在η型外延层3上，设有作为基底(base)层的ρ型半导体层4。另外，以上的漏极电极1、半导体基板2、n型外延层3以及P型半导体层4是对终端区域10a及活性区域10b共通地设置的。
[0017]此外，贯通P型半导体层4并到达η型外延层3的多个沟槽(第I沟槽)TRl相互隔开间隔地形成。在该沟槽TRl的内侧，设有硅氧化膜等绝缘膜11。即，多个绝缘膜11是在η型外延层3上隔开间隔地设置的。
[0018]并且，隔着该绝缘膜11，在沟槽TRl内埋入有多晶硅等的栅极电极6。S卩，栅极电极6的侧面隔着绝缘膜11而与ρ型半导体层4及η型外延层3对置。并且，栅极电极6的底部隔着绝缘膜11而与η型外延层3对置。
[0019]并且，形成有贯通ρ型半导体层4并到达η型外延层3的多个沟槽(第2沟槽)TR2。在该沟槽TR2的内侧，设有硅氧化膜等绝缘膜12。进而，隔着该绝缘膜12，在沟槽TR2内埋入有钨等的源极电极7。S卩，源极电极7的侧面隔着绝缘膜12而与ρ型半导体层4及η型外延层3对置。并且，源极电极7的底部隔着绝缘膜12而与η型外延层3对置。
[0020]另外，在源极电极7的上部设有绝缘膜13。另一方面，在栅极电极6的上部未设置绝缘膜。
[0021]这样的多个栅极电极6及源极电极7分别隔着绝缘膜11、12，将η型外延层3及ρ型半导体层4夹持地交替设置。S卩，在绝缘膜11与绝缘膜12之间，设有η型外延层3以及P型半导体层4。
[0022]并且，在ρ型半导体层4上、绝缘膜11上以及绝缘膜13上，设有硅氧化膜、硅氮化膜等层间绝缘膜14。在层间绝缘膜14上以及栅极电极6上，设有铝等的栅极电极8。换言之，栅极电极8设置在绝缘膜14上，并且栅极电极8的一部分向下方延伸。并且，该一部分隔着绝缘膜11而与P型半导体层4以及η型外延层3对置。
[0023]图1所示的终端区域10a的剖面中，在漏极电极I与栅极电极8之间具有绝缘膜14，并且，在漏极电极I与源极电极7之间具有绝缘膜11。由此，终端区域10a中在电极间不流过电流。
[0024]接着，关于图2所示的活性区域10b的剖面，以与图1的区别为中心进行说明。在P型半导体层4上，设有n+型半导体层5。在n+型半导体层5的一部分中，设有P+型区域(第4半导体区域)5a。p+型区域5a到达ρ型半导体层4。
[0025]此外，贯通η.型半导体层5及ρ型半导体层4并到达η型外延层3的多个沟槽TR2相互隔开间隔地形成。在该沟槽TR2的内侧设有绝缘膜12。即，多个绝缘膜12隔开间隔地设在η型外延层3上。
[0026]并且，源极电极7隔着该绝缘膜12埋入在沟槽TR2内。S卩，源极电极7的侧面隔着绝缘膜12而与η+型半导体层5、ρ型半导体层4以及η型外延层3对置。并且，源极电极7的底部隔着绝缘膜12而与η型外延层3对置。此外，ρ+型区域5a与绝缘膜12相接。
[0027]并且，形成有贯通n+型半导体层5及ρ型半导体层4并到达η型外延层3的多个沟槽TR1。在该沟槽TRl的内侧设有绝缘膜11。并且，栅极电极6隔着该绝缘膜11埋入在沟槽TRl内。并且，在栅极电极6上设有绝缘膜11。即，栅极电极6的侧面隔着绝缘膜11而与η+型半导体层5、ρ型半导体层4以及η型外延层3对置。并且，栅极电极6的底部隔着绝缘膜11而与η型外延层3对置。
[0028]另外，在栅极电极6的上部设有绝缘膜15。另一方面，在源极电极7的上部未设置绝缘膜。
[0029]这样的多个栅极电极6以及源极电极7分别隔着绝缘膜11、12而将ρ型半导体层4及η+型半导体层5夹持地交替设置。S卩，在绝缘膜11与绝缘膜12之间，设有η型外延层
3、ρ型半导体层4以及η+型半导体层5。
[0030]并且，在η+型半导体层5上、绝缘膜11上、绝缘膜15上以及源极电极7上，设有铝等的源极电极9。换言之，源极电极9设置在η+型半导体层5上、绝缘膜11上以及绝缘膜15上，并且源极电极9的一部分向下方延伸。此外，该一部分隔着绝缘膜12而与η+型半导体层5、ρ型半导体层4以及η型外延层3对置。此外，源极电极9经由ρ+型区域5a而与P型半导体层4接触。
[0031]另外，在以同一工序形成图1中的栅极电极8和图2中的源极电极9的情况下，两电极的材料相同。
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