半导体装置的制造方法
【专利说明】半导体装置
[0001]相关申请的交叉引用
[0002]本申请主张以日本专利申请2014 - 52801号(申请日:2014年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]变换器(inverter)电路等具备开关元件(例如M0SFET)和与开关元件并联连接的回流二极管。当变换器动作时，通过在回流二极管中流过电流(反向导通状态)，能够防止开关元件的损坏。但是，具有开关元件的半导体芯片和具有回流二极管的芯片分别为独立的芯片时，变换器电路等的模块变大，存在无法实现该模块的小型化，成本也上升的缺点。
【发明内容】
[0005]本发明提供一种能够实现小型化和低成本化的半导体装置。
[0006]实施方式的半导体装置具备:第I电极；第2电极；在上述第I电极和上述第2电极之间设置的第I导电型的第I半导体区域；在上述第I半导体区域和上述第2电极之间设置的第2导电型的第2半导体区域；在上述第2半导体区域和上述第2电极之间设置、且与上述第I半导体区域相比杂质浓度更高的第I导电型的第3半导体区域；经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第I半导体区域相接的第3电极；在上述第I半导体区域和上述第2电极之间设置的第2导电型的第4半导体区域；以及在上述第4半导体区域和上述第2电极之间设置、且与上述第I半导体区域相比杂质浓度更高的第I导电型的第5半导体区域。
【附图说明】
[0007]图1(a)以及图1(b)是表示本实施方式的半导体装置的示意剖面图。
[0008]图2是表示本实施方式的半导体装置的示意平面图。
[0009]图3(a)以及图3(b)是表示本实施方式的半导体装置的示意剖面图。
[0010]图4(a)以及图4(b)是表示本实施方式的二极管的能带的示意图。
[0011]图5(a)是表示本实施方式的第I变形例的半导体装置的示意剖面图，图5(b)是表示本实施方式的第I变形例的半导体装置的示意平面图。
[0012]图6 (a)是表示本实施方式的第2变形例的半导体装置的示意剖面图，图6(b)是表示本实施方式的第2变形例的半导体装置的示意平面图。
[0013]图7 (a)是表示本实施方式的第3变形例的半导体装置的示意平面图，图7(b)是表示本实施方式的第4变形例的半导体装置的示意平面图。
【具体实施方式】
[0014]以下，参照附图，对实施方式进行说明。在以下的说明中，对同一部件附加同一附图标记，对一度说明过的部件适当省略其说明。
[0015]图1(a)以及图1(b)是表示本实施方式的半导体装置的示意剖面图。
[0016]图2是表示本实施方式的半导体装置的示意平面图。
[0017]这里，图1(a)中，表示图2的A — A’线的剖面，图1(b)中，表示图2的B — B’线的剖面。此外，图2中，表示图1(a)、(b)的C — C’线的剖面。
[0018]半导体装置I是具有回流二极管的上下电极构造的M0SFET(Metal OxideSemiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)。本实施方式中，作为一例，示出η沟道型的MOSFET。
[0019]半导体装置I具备漏极电极10 (第I电极)和源极电极11 (第2电极)。在漏极电极10和源极电极11之间，设有η型的漂移区域20(第I半导体区域)。此外，在漏极电极10和漂移区域20之间，设有η+型的漏极区域21。在漂移区域20和源极电极11之间，设有P型的基底(base)区域30 (第2半导体区域)。
[0020]如图1(a)所示，在基底区域30和源极电极11之间，设有n+型的源极区域40(第3半导体区域)。源极区域40的杂质浓度比漂移区域20的杂质浓度高。源极区域40与源极电极11欧姆接触。
[0021]栅极电极50(第3电极)隔着栅极绝缘膜51 (绝缘膜)而与源极区域40、基底区域30以及漂移区域20相接。栅极电极50在与从漏极电极10朝向源极电极11的Z方向(第I方向)交叉的X方向(第2方向)上延伸。
[0022]在基底区域30和源极电极11之间，设有与基底区域30相比杂质浓度更高的P+型的接触区域38 (第6半导体区域)。图中示出了接触区域38与源极区域40相接的例子，但接触区域38和源极区域40也可以不必须相接。另外，接触区域38与源极电极11欧姆接触。
[0023]此外，如图1(b)所示，在漂移区域20和源极电极11之间，设有P型或p—型的半导体区域31 (第4半导体区域)。在半导体区域31和源极电极11之间，设有η.型的半导体区域41 (第5半导体区域)。半导体区域41的杂质浓度比漂移区域20的杂质浓度高。半导体区域41与源极电极11欧姆接触。半导体区域41可以与源极区域40同时形成，也可以分别单独形成。半导体区域41的杂质浓度、杂质浓度分布可以与源极区域40相同或不同。此外，也可以根据半导体区域41以及源极区域40各自的部位而改变杂质浓度、杂质浓度分布。
[0024]如图2所示，在X方向上，基底区域30与半导体区域31交替排列。图2中，在X方向上，源极区域40与半导体区域41交替排列。此外，图2中，接触区域38被在X方向上相邻的半导体区域41所夹持。
[0025]本实施方式中，上述交替排列的构造不是必须的。例如，可以使由源极区域40、接触区域38以及基底区域30构成的组、以及由半导体区域41和半导体区域31构成的组分别以规定的比例分散。该情况下，不需要使前者和后者为50%:50%。
[0026]此外，可以将η+型以及η型称作第I导电型，将P+型、P型以及P —型称作第2导电型。这里，按n+型、η型的顺序以及P+型、P型、P —型的顺序表示杂质浓度变低。
[0027]此外，上述的“杂质浓度”是指，对半导体材料的导电性做出贡献的杂质元素的有效浓度。例如，在半导体材料含有作为施主的杂质元素和作为受主的杂质元素的情况下，将活性化后的杂质元素中的去除了施主与受主的抵消量后的浓度作为杂质浓度。
[0028]漂移区域20、漏极区域21、基底区域30、源极区域40、接触区域38、半导体区域31以及半导体区域41各自的主成分例如是碳化硅(SiC)、硅(Si)等。
[0029]半导体装置I的半导体材料以碳化硅(SiC)为主成分时，作为第I导电型的杂质元素，例如采用氮(N)、磷⑵等。作为第2导电型的杂质元素，例如采用铝(Al)、硼⑶等。
[0030]半导体装置I的半导体材料以硅(Si)为主成分时，作为第I导电型的杂质元素，例如采用磷⑵、砷(As)等。作为第2导电型的杂质元素，例如采用硼⑶等。
[0031]漏极电极10以及源极电极11的材料是例如包含从铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)等的组中选择的至少一个在内的金属。或者，作为漏极电极10以及源极电极11的材料，也可以是上述至少一个的金属膜与硅化物膜的层叠体。
[0032]栅极电极50含有导入了杂质元素的多晶硅、金属等。此外，在实施方式中，绝缘膜是例如含有硅氧化物(S1x)、硅氮化物(SiNx)等的绝缘膜。
[0033]对半导体装置I的动作的进行说明。