[0034]本实施方式中，对半导体材料以碳化硅(SiC)为主成分的情况进行说明。半导体装置I中，相对于源极电极11而言对漏极电极10施加较高的电压，在向栅极电极50施加阈值电压(Vth)以上的电压时，沿着栅极绝缘膜51而在基底区域30形成沟道，半导体装置I成为导通状态。另一方面，在向栅极电极50施加比阈值电压(Vth)低的电压时，不形成该沟道，半导体装置I成为截止状态。
[0035]此外，在将半导体装置I组装到变换器电路等电子电路中的情况下，例如，由于在电子电路内发生的浪涌电流，有漏极电极10相对于源极电极11负偏置的情况。为了使电子电路不因为浪涌电流而损坏，在半导体装置I内设有回流二极管(内置二极管)。
[0036]对回流二极管的动作进行说明。
[0037]图3(a)以及图3(b)是表示本实施方式的半导体装置的示意剖面图。
[0038]图3(a)以及图3(b)中，示出了将半导体区域31和半导体区域31附近放大后的图。
[0039]半导体区域31具有P —型的第I部分31a和夹持第I部分31a的p型的第2部分31b。第I部分31a的杂质浓度比第2部分31b的杂质浓度低。第I部分31a的厚度比第2部分31b的厚度薄。在第I部分31a和源极电极11之间，设有半导体区域41。
[0040]首先，半导体装置I具有由第2部分31b、漂移区域20和漏极区域21构成的pin二极管35。漏极电极10相对于源极电极11而言为负偏置时，第2部分31b相对于漂移区域20而言成为正偏置。并且，当超过第2部分31b和漂移区域20之间的上升(立6上#O )电压时，从源极侧向漏极侧流过电流(反向导通状态)。
[0041]这里，发生所谓双极(bipolar)动作，即从第2部分31b向漂移区域20注入空穴、从漂移区域20向第2部分31b注入电子。
[0042]但是，在半导体材料以碳化硅(SiC)为主成分的情况下，pn结的内置电位(例如3V左右)大于以硅为主成分的pn 二极管的内置电位。这是因为，pn结的内置电位由第2部分31b以及漂移区域20的材料特性来决定。因此，pin 二极管35与以硅为主成分的pn
二极管相比，容易产生导通损失。
[0043]并且，若空穴继续向碳化硅晶体中注入，则存在基底面位错(BH):basal planedislocat1n)由于空穴的注入而形成层叠缺陷的情况。该层叠缺陷成为FET的截止状态下的漏电流的增大、导通状态的电阻增大、反向导通时的特性劣化等的原因。
[0044]因此，半导体装置I中，如图3 (b)所示，在Z方向上，使n+型的半导体区域41、p —型的第I部分31a、漂移区域20沿Z方向排列。即，半导体装置I具有n+/p —/n型的二极管36。
[0045]二极管36中，当漏极电极10相对于源极电极11而言为负偏置时，在源极电极11、半导体区域41、第I部分31a、漂移区域20、漏极区域21以及漏极电极10的路径中流过电流。
[0046]利用上述的二极管35、36的能带进一步详细说明其动作。
[0047]图4(a)以及图4(b)是表示本实施方式的二极管的能带的示意图。
[0048]这里，第2部分31b内的电势曲线从第2部分31b朝向漂移区域20上升，但在第2部分31内其电势曲线也可以平坦。如上述那样，根据图4(a)所示的pin 二极管35，若超过第2部分31b和漂移区域20之间的内建电势的量的电压，则流过电子及空穴。S卩，在源极、漏极间流过大电流。
[0049]另一方面，图4 (b)所示的n+/p — /n型的二极管36具有p —型的第I部分31a。第I部分31a的杂质浓度低，其膜厚薄。即，由第I部分31a形成的能量势垒比第2部分31b的能量势垒低。即，在二极管36中，不是由半导体件的材料特性决定能量势垒，而是通过使第I部分31a的杂质浓度或厚度变化来决定其势垒。
[0050]因而,在第I部分31a和漂移区域20之间，不需要第2部分31b和漂移区域20之间形成的内建电势的量的电压。即，半导体装置I中，能够以比第2部分31b和漂移区域20之间形成的内建电势的量的电压低的电压来流过电流。即，通过将第I部分31a产生的二极管的上升电压设定得低于第2部分31b产生的二极管的上升电压，能够抑制空穴电流。由此，在半导体装置I中导通损失降低。
[0051]此外，碳化硅材料有形成上述的层叠缺陷的可能性，需要抑制过剩的空穴电流的流动。因此，在半导体装置I中，通过第I部分31a将第2部分31b分割。通过用上述的方法将第I部分31a的上升电压设定得比第2部分31b低，从而即使对MOSFET施加反方向的电压，也能够保持比作为层叠缺陷的原因的空穴注入所产生的电压低的电压，在半导体装置I中，不易形成层叠缺陷。
[0052]这里，第I部分31a的杂质元素的浓度低，空穴难以从第I部分31a向漂移区域20注入。即，二极管36主要流过电子电流，通过单极动作来进行动作。
[0053]但是，在漏极电极10相对于源极电极11而言为正偏置的情况下，在电子势垒低的二极管36中，有电子电流从源极侧向漏极侧泄漏的可能性。但是，在漏极电极10相对于源极电极11而言为正偏置的情况下，耗尽层从Pin 二极管35中的第2部分31b和漂移区域20之间的pn结部向第2部分31b和漂移区域20扩展,抑制漏电流。此外，由于与第I部分31a相比第2部分31b形成得更深，因此在第I部分31a的正下方，耗尽层沿X方向及Y方向可靠地延伸。由此，在半导体装置I中，漏电流可靠地被抑制。
[0054]此外，作为二极管36的一部分的半导体区域41能够转用为MOSFET的源极区域。并且，作为二极管36的一部分的半导体区域31的第2部分31b能够转用为MOSFET的基底区域。
[0055]例如，如图3(b)所示，使栅极电极50隔着栅极绝缘膜51而与半导体区域41、半导体区域31(第2部分31b)以及漂移区域20接触。即，可以使二极管35、36的一部分为MOS构造。由此，实现半导体装置的小型化。
[0056]图5(a)是表示本实施方式的第I变形例的半导体装置的示意剖面图，图5 (b)是表示本实施方式的第I变形例的半导体装置的示意平面图。
[0057]这里，图5(a)示出图5(b)的B — B’线的剖面。此外，图5 (b)示出源极区域40以及半导体区域41附近的放大图。
[0058]半导体装置2中，在半导体区域41内，具有杂质浓度不同的部分41a和部分41b。并且，作为一例，在X方向上，源极区域40和半导体区域41交替排列。此外，接触区域38在X方上被相邻的半导体区域41夹持。这样的构造也包含在实施方式中。另外，如上所述，不限于将源极区域40和半导体区域41交替排列的例子。
[0059]图6(a)是表示本实施方式的第2变形例的半导体装置的示意剖面图，图6 (b)是表示本实施方式的第2变形例的半导体装置的示意平面图。
[0060]这里，图6(a)示出图6(b)的A — A’线的剖面。此外，图6 (b)示出源极区域40以及接触区域38附近的放大图。
[0061]半导体装置3具有MOSFET和回流二极管成为一体的构造。半导体装置3中，在Y方向上，接触区域38被源极区域40夹持。源极区域40以及接触区域38设置在基底区域30之上。
[0062]这里，基底区域30具有膜厚较薄的部分30a、膜厚较厚的部分30b和具有他们的中间厚度的部分