一种晶圆边缘产品良率的改善方法
【技术领域】
[0001]本发明涉及微电子领域，更具体地，涉及一种晶圆边缘产品良率的改善方法。
【背景技术】
[0002]完整的电路是由分离的器件通过特定的电学通路连接起来的。因此，在集成电路制造中必须能够把器件隔离开来，这些器件随后还要能够互连以形成所需要的特定的电路结构。隔离不好会造成漏电、击穿低、闩锁效应等。所以，隔离技术是集成电路制造中的一项关键技术。
[0003]随着器件向深亚微米发展，在线宽小于0.25 μ m的半导体晶圆加工工艺中，STI (shallow trench isolat1n，浅沟槽隔离)被广泛应用。
[0004]请参阅图1a?图lc，图1a?图1c是现有的一种STI CMP的工艺流程示意图。现有的一种STI CMP的基本工艺流程包括:如图1a所示，首先，在晶圆基片100上依次沉积垫层氧化膜101、氮化硅硬掩模层102，然后涂敷光刻胶，通过光刻刻蚀去掉场区的垫层氧化膜和氮化硅硬掩模层；接着，利用离子刻蚀在场区形成一定深度的沟槽；然后，如图1b所示，进行场区注入，用HDPCVD (高密度等离子体化学气相沉积)工艺沉积氧化硅介质膜保护层103填充沟槽；最后，如图1c所示，用化学机械抛光(CMP)技术去掉表面的氧化硅介质膜保护层103，使晶圆表面平整化，并形成沟槽隔离区和有源区。
[0005]在上述的工艺流程中，当光刻胶涂覆后，在晶圆边缘(图示右侧部分)的正反两面都会有光刻胶堆积。边缘的光刻胶一般涂布不均匀，不能得到很好的图形，而且容易发生剥离(Peeling)而影响其它部分的图形，所以需要去除晶圆边缘的光刻胶，称为去边工艺(Edge Bead Remove，EBR)。EBR 通常包括化学方法(Chemical EBR)和光学方法(OpticalEBR)。其中，光学方法即晶圆边缘曝光(Wafer Edge Exposure，WEE)，在完成图形的曝光后，用激光曝光晶圆边缘，然后在显影或特殊溶剂中溶解去除。
[0006]由于在STI光刻时使用了 EBR和WEE，造成晶圆边缘的STI CMP的氮化硅硬掩模层(作为研磨时的停止层)被刻蚀，导致CMP工艺研磨到STI底部，使得晶圆表面露出。如图1c所示，右侧部的部分氧化硅介质膜保护层103已被完全研磨掉，露出下方的硅层。这种情况对于特定产品，会有以下几个缺点:
[0007]1.晶圆边缘区域表面的硅裸露出来，如果环境和机台中的金属离子水平较高，并且工艺流程中有高温工艺，会造成晶圆边缘的器件特性失效，特别是对金属离子污染比较敏感的器件，产品良率会有明显下降；
[0008]2.对于Power MOS、存储器、MEMS等一些有深娃刻蚀(Deep Silicon Etch)工艺的产品，在大面积裸露区域会有硅刺(black Silicon)缺陷产生。而STI光刻工艺如果不使用去边工艺，又会有Peeling缺陷产生的问题。
【发明内容】
[0009]本发明的目的在于克服现有技术存在的上述缺陷，提供一种晶圆边缘产品良率的改善方法，在晶圆边缘的光刻去边区域，可避免因衬底Si直接裸露而造成的金属离子污染和深沟槽刻蚀产生的硅刺问题。
[0010]为实现上述目的，本发明的技术方案如下:
[0011 ] —种晶圆边缘产品良率的改善方法，包括:
[0012]步骤SOl:提供一半导体硅衬底晶圆，在衬底上依次沉积第一介质膜保护层、研磨停止层、第二介质膜保护层，以形成一三层膜质结构层，然后，进行光刻负胶涂布，并进行第一次晶圆边缘曝光，使晶圆边缘曝光区域的光刻负胶保留，而将晶圆边缘曝光区域以外的光刻负胶去除；
[0013]步骤S02:去除光刻负胶覆盖区域以外的三层膜质结构层，停止在衬底硅上，然后，去除剩余的光刻负胶；
[0014]步骤S03:依次沉积垫层氧化膜、氮化硅硬掩模层，然后涂敷光刻胶，通过光刻、刻蚀去掉场区的氮化硅硬掩模层和垫层氧化膜，其中包括进行去除晶圆边缘光刻胶的第二次晶圆边缘曝光工艺；接着，在场区形成STI沟槽，并全面沉积一第三介质膜保护层，以进行沟槽填充；
[0015]步骤S04:进行STI CMP工艺，以在STI硬掩模层去除工艺后，使整个晶圆边缘曝光区域的第一介质膜保护层得以保留。
[0016]优选地，所述第一?第三介质膜保护层的材料为氧化硅。
[0017]优选地，所述第一介质膜保护层的厚度为100?10000埃。
[0018]优选地，所述研磨停止层的材料为氮化硅或多晶硅。
[0019]优选地，所述研磨停止层的厚度为100?5000埃。
[0020]优选地，所述第一次晶圆边缘曝光时光刻负胶的设定去边距离与第二次晶圆边缘曝光时光刻胶的设定去边距离之差不超过-0.5mm。
[0021]优选地，通过CVD工艺沉积三层膜质结构层。
[0022]优选地，步骤S02中，采用干法刻蚀或者湿法刻蚀或者干法、湿法刻蚀的组合去除三层膜质结构层。
[0023]优选地，在刻蚀去除三层膜质结构层时，如果最后一步是干法刻蚀，通过增加对衬底的RTA修复步骤，或者对衬底进行炉管氧化、然后湿法去除生成的氧化膜步骤，以消除干法刻蚀时对衬底造成的有源区等离子体损伤。
[0024]优选地，通过炉管氧化生成的氧化膜厚度大于50埃。
[0025]从上述技术方案可以看出，本发明通过STI CMP工艺前，在衬底晶圆边缘的光刻去边区域生成一层介质膜保护层和研磨停止层，利用STI CMP工艺的选择比使晶圆边缘光刻去边区域的这层介质膜保护层得以保留，避免了因Si直接裸露而造成的金属离子污染所导致的器件失效，并可有效解决深硅刻蚀中的硅刺缺陷，从而提高了产品良率。
【附图说明】
[0026]图1a?图1c是现有的一种STI CMP的工艺流程示意图；
[0027]图2是本发明一种晶圆边缘产品良率的改善方法的流程图；
[0028]图3a?图3f是本发明一实施例中采用图2的方法的工艺流程示意图。
【具体实施方式】
[0029]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0030]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0031]在以下本发明的【具体实施方式】中，请参阅图2，图2是本发明一种晶圆边缘产品良率的改善方法的流程图；同时，请结合参阅图3a?图3f，图3a?图3f是本发明一实施例中采用图2的方法的工艺流程示意图。如图2所示，本发明的一种晶圆边缘产品良率的改善方法，包括:
[0032]如框01所示，步骤SOl:提供一半导体硅衬底晶圆，在衬底上依次沉积第一介质膜保护层、研磨停止层、第二介质膜保护层，以形成一三层膜质结构层，然后，进行光刻负胶涂布，并进行第一次晶圆边缘曝光，使晶圆边缘曝光区域的光刻负胶保留，而将晶圆边缘曝光区域以外的光刻负胶去除。
[0033]请参阅图3a，其显示位于靠近晶圆边缘位置的衬底晶圆局部结构。在进行STI CMP工艺之前，首先，在衬底晶圆100上依次沉积一层第一介质膜保护层201、一层研磨停止层202和一层第二介质膜保护层203，从而在衬底100上形成了一个三层膜质结构层201、202、203。
[0034]作为一可选的实施方式，第一、第二介质膜保护层201、203可选相同的材料，例如可以采用氧化硅，并可采用例如HDPCVD工艺进行沉积。其中，第一介质膜保护层201的的作用是作为防止金属离子污染和硅刺的介质膜保护层，其厚度可以根据实际需要设定，例如，第一介质膜保护层201的厚度优选为100?10000埃。
[0035]第二层的研磨停止层202的作用是作为后续进行STI CMP工艺时的研磨停止层，以保护其下方位于晶圆边缘的第一介质膜保护层201。作为一可选的实施方式，所述研磨停止层202的材料可以采用氮化硅或多晶硅。优选地，所述研磨停止层202的厚度可为100?5000埃。进一步地，可以采用例如PECVD工艺沉积氮化硅或多晶硅研磨停止层202。
[0036]请继续参阅图3a。相比传统STI工