一种芯片良率调试的方法和晶圆的制作方法

一种芯片良率调试的方法和晶圆的制作方法
【专利摘要】本发明提供一种芯片良率调试的方法，涉及半导体【技术领域】。本发明的芯片良率调试的方法，包括：步骤S101：在芯片的制造过程中同时在晶圆的切割道上制造SRAM；步骤S102：通过对所述SRAM进行测试和分析，实现对所述芯片的良率调试。本发明提供的晶圆，包括多个芯片，以及位于相邻的所述芯片之间的切割道，其中，在所述切割道上设置有SRAM。本发明的芯片良率调试的方法，通过在晶圆的切割道上制造SRAM并对SRAM进行测试分析，可以实现对芯片的良率调试，提高芯片产品的良率。本发明的晶圆，由于切割道上设置有SRAM，可以采用上述芯片良率调试方法进行良率调试。
【专利说明】一种芯片良率调试的方法和晶圆

【技术领域】
[0001] 本发明涉及半导体【技术领域】，具体而言涉及一种芯片良率调试的方法和晶圆。

【背景技术】
[0002] 在半导体【技术领域】中，随着半导体技术的飞速发展，芯片的设计日益复杂，设计的 芯片向着越来越小以及功耗越来越低的方向发展，这给半导体芯片制造技术带来了空前的 挑战，同样，对于先进技术（如65nm，45/40nm，32/28nm，以及28nm以下工艺）半导体芯片的 失效分析也变得越来越困难。芯片制造过程中对晶圆监控的传统方法以及在芯片良率失效 分析时的传统方法，在先进半导体制造及良率提升中显得力不从心。在失效分析时，失效 芯片和正常芯片不再存在很大的DC电流差异，传统寻找热点的方法也失去了往日的光鲜， SEM(Scanning electron Microscope)机台下随机寻找到问题根源的可能性基本降至0%。 一旦在芯片制造过程中出现问题，如何快速准确地找到良率损失的根本原因，变成了一道 所有半导体制造商（FAB)都必须要面对的难题。
[0003] 而对于先进技术的逻辑产品，越来越多的良率问题逐渐由工厂制造产生的相关缺 陷（FAB defect)转向与设计相关，导致传统失效分析（PFA)手法在解决与设计相关的良率 问题时逐渐失效，现在很多产品在发生低良率问题的时候，往往无法完成失效定位，从而无 法进行失效分析（PFA)和良率调试（yield debug)。虽然业界已经存在通过DFT(Design For Test)诊断来做逻辑产品的失效定位，但是对于FAB尤其代工厂来讲，FAB往往缺少DFT诊 断时所必须的设计（design)网表，而网表无论对于任何一家设计公司来讲，都是公司的最 高机密且不会轻易地传递给其他公司。FAB在做DFT诊断的时候，往往会因无法取得网表最 终以失败告终。
[0004] 可见，现有技术中的传统失效分析方法已经难以满足先进技术的芯片，尤其先进 技术的逻辑产品的制造的要求，因此，有必要提出一种新的芯片良率调试的方法。


【发明内容】

[0005] 针对现有技术的不足，本发明提供一种芯片良率调试的方法和晶圆。
[0006] 本发明一方面提供一种芯片良率调试的方法，所述方法包括：
[0007] 步骤S101 :在芯片的制造过程中同时在晶圆的切割道上制造 SRAM ;
[0008] 步骤S102 :通过对所述SRAM进行测试和分析，实现对所述芯片的良率调试。
[0009] 其中，所述步骤S101包括：
[0010] 步骤S1011 :设计与晶圆的切割道相匹配的SRAM ;
[0011] 步骤S1012 :将所设计的SRAM应用到芯片的制造过程中，以在所述晶圆的切割道 上形成SRAM。
[0012] 其中，所述SRAM的宽度小于但接近所述切割道的宽度。
[0013] 其中，所述步骤S102包括：
[0014] 步骤S1021 :对所有的所述SRAM进行功能测试；
[0015] 步骤S1022 :对所述功能测试的结果进行分析，得出芯片良率低的原因；
[0016] 步骤S1023 :针对所述芯片良率低的原因，进行良率调试。
[0017] 其中，在所述步骤S1021中，所述功能测试使用Mosaid测试程序进行。
[0018] 本发明再一方面提供一种晶圆，包括多个芯片，以及位于相邻的所述芯片之间的 切割道，其中，在所述切割道上设置有SRAM。
[0019] 其中，所述SRAM的宽度小于但接近所述切割道的宽度。
[0020] 其中，所述芯片和所述SRAM为在相同的半导体制程中采用相同的工艺制得。
[0021] 其中，所述芯片和所述SRAM为采用65nm、45/40nm或32/28nm工艺的半导体芯片。
[0022] 其中，所述芯片为逻辑器件。
[0023] 本发明的芯片良率调试的方法，通过在晶圆的切割道上制造 SRAM并对SRAM进行 测试分析，可以实现对芯片的良率调试，提高芯片产品的良率。本发明的晶圆，由于切割道 上设置有SRAM，可以采用上述芯片良率调试方法进行良率调试。

【专利附图】

【附图说明】
[0024] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0025] 附图中：
[0026] 图1为本发明提出的一种芯片良率调试的方法的示意性流程图；
[0027] 图2为本发明提出的一种晶圆的结构的示意图；其中，图2中左图为一种晶圆的结 构的整体的示意图，图2中右图为左图中晶圆的结构的局部放大图(针对左图中的圆圈中 的部分)。

【具体实施方式】
[0028] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0029] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。
[0030] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该规格书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0031] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便 阐释本发明提出的芯片良率调试的方法和晶圆。本发明的较佳实施例详细描述如下，然而 除了这些详细描述外，本发明还可以具有其他实施方式。
[0032] 实施例一
[0033] 下面，参照图1和图2来描述本发明实施例提出的芯片良率调试的方法一个示例 性方法的详细步骤。其中，图1示出了本发明提出的一种芯片良率调试的方法的示意性流 程图，图2为本发明提出的一种晶圆的结构的示意图，图2中左图为一种晶圆的结构的整体 的示意图，图2中右图为左图中晶圆的结构的局部放大图(针对左图中的圆圈中的部分)。本 实施例的芯片良率调试（yield debug)的方法，具体如下：
[0034] 步骤1 :在芯片制造过程中同时在晶圆的切割道上制造 SRAM。其中，该SRAM作为 测试芯片使用，该其在进行芯片封装时将被切除而不会在芯片中保留。在本实施例中，所述 SRAM为多个。
[0035] 其中，芯片和SRAM的关键尺寸可以相同，也可以不相同。优选的，芯片和SRAM的 关键尺寸相同，这样更有利于通过SRAM发现芯片存在的相同原因引起的不良。
[0036] 其中，切割道（Scribe lane)即晶圆上芯片与芯片之间的间隙，在芯片封装时首先 要做的就是用机台将芯片从切割道切割分离成单独的单位。
[0037] 目前，可以在晶圆的切割道上设置一些结构简单功能比较的单一的电性结构，这 些测试结构通常被称为WAT(Wafer Acceptance Test)测试芯片。通过对这些测试结构的 测试分析，FAB可以监控芯片的一些基本电性参数，如晶体管的开启电压，饱和电流，衬底的 阻值，后段金属连线对信号的延时等等。WAT测试会在晶圆出厂前进行，可以第一时间发现 晶圆电性参数的一些异常，来减低后续CP(Chip Probing or Circuit Probing,即芯片探针 测试或电路探针测试）或者FT (Final Test，即最终测试）的时间和费用。然而，这些测试 结构由于仅仅是一些基本的电性结构，其根本不可能用于芯片的良率调试。除非生产线制 程程序发生很大的漂移，并且造成器件电性发生很大的变化，否则一般的WAT测试将无法 监控到影响良率的真正原因。在实际生产中，WAT测试正常但是CP或者FT发生低良率的 事件经常发生。
[0038] 而本发明的独特之处在于，将SRAM制作在晶圆的切割道上作为测试芯片，当发生 不良时，利用SRAM的结构特性实现芯片的良率调试。相对于上述的结构简单功能比较的单 一的电性结构，利用设置在晶圆的切割道上的SRAM，可以有效地实现芯片良率调试，具有现 有技术无法比拟的良好的技术效果。在具体结构上，如果切割道上需要设置上述的结构简 单功能比较的单一的电性结构，则SRAM制造在剩余的切割道的空间内。本发明实施例的所 制造的在切割道上制造了 SRAM的晶圆的结构的示意图，如图2所示。其中，为了简要，图2 中仅示意了晶圆200、芯片201、切割道202和SRAM203,并未示出上述的结构简单功能比较 的单一的电性结构以及其他可能存在的结构。
[0039] 由于SRAM (Static Random Access Memory，即静态随机存储器）结构简单且在制 造工序上与逻辑产品相同，我们可以用逻辑产品的工艺来生产制造 SRAM产品，S卩，可以在 芯片制造的过程中同时完成SRAM的制造，并不需要额外增加工艺制程，降低了良率调试的 成本。由于SRAM和芯片是在相同的制程中完成（S卩，芯片制造的过程中一同制造 SRAM)，因 此芯片发生不良的原因与SRAM发生不良的原因具有非常高的可参照性，如果SRAM存在某 种不良，芯片上通常也会存在相同的不良，所以可以将SRAM的失效分析结果直接作为芯片 的良率调试的依据。当然，为了使良率调试更准确，可以在对SRAM进行失效分析获悉造成 SRAM不良的原因之后，进一步验证芯片的不良是否也因同一原因导致。例如，如果通过失效 分析发现SRAM的不良原因是金属层存在缺陷，一般而言，芯片的不良原因也会是金属层存 在缺陷；而为了使良率调试更准确，可以进一步检测芯片的金属层是否存在缺陷(其可以采 用现有技术中任何合适的方法实现，比如对芯片拆解后进行SEM观察的方法，此处不再赘 述)，如果芯片的金属层也存在缺陷，就进一步确认了造成芯片不良的原因与造成SRAM不良 的原因完全相同，均是由于金属层缺陷。由于SRAM具有结构重复的特点，可以通过位映射 (bit mapping)精确定位到每一个位单元（bit cell),因此，SRAM相对于其他类型的测试结 构，具有可以快速精确定位失效地址的优点，所以如果采用本发明实施例的在芯片制造过 程中同时在晶圆的切割道上制造 SRAM的方法来进行芯片制造，一旦芯片产品的良率出现 问题，可以利用位于切割道上的SRAM快速定位失效地址，并通过对SRAM进行失效分析找到 影响SRAM良率的原因，进而找到影响芯片的良率的原因。也就是说，当把SRAM设置到晶圆 的切割道上，让它随着量产产品一同在生产线上生产，一旦产品良率发生问题，便可以测试 这些位于切割道上的SRAM，如果这些SRAM也同样发生了失效（fail)，那么就可以通过这些 SRAM快速定位到失效地址，进而来进行良率调试（yield debug)。这种方法，尤其适用于使 用先进技术（90nm以下技术，例如65nm、45/40nm、32/28nm以及28nm以下技术)的半导体芯 片的失效分析，可以产生非常有效的技术效果。
[0040] 包括代工厂在内的FAB可以自己设计SRAM，并把它放到切割道上，让它随着量产 产品一同在生产线上生产，而不会对设计者希望得到的芯片造成丝毫影响。这就为不能做 逻辑DFT诊断的逻辑产品，提供了一种高效的良率调试方法。并且，这一方法可以保证测试 芯片（即SRAM)的生产环境与产品（生产的芯片）所处环境相同，即二者发生失效的环境一 致，因而二者发生的失效具有更好的可参照性，更利于借助SRAM分析芯片失效原因，进而 进行良率调试。
[0041] 在本实施例中，完成步骤1 一般可以包括如下步骤：
[0042] 步骤101、设计与晶圆的切割道相匹配的SRAM。
[0043] 设计的SRAM，与切割道相匹配。可以了解客户产品中使用频率最高的SRAM，以及 该技术节点所用切割道的最大宽度。设计的SRAM测试芯片组的宽度应小于切割道的最大 宽度，优选的，SRAM (实际指SRAM组成的测试芯片组，即SRAM block)与切割道的最大宽度 相当（即小于但接近)，以充分利用切割道的空间。此外，SRAM (具体地，指SRAM组成的测试 芯片组，即SRAM block)的长度可以根据实际情况适当增加，SRAM的长度越长，其所包含的 SRAM位单元（SRAM bit cell)的容量就越大，也就越容易发现生产中的制程问题。这里所 说的制程问题，既包括生产线上的微小颗粒引起的缺陷（particle defect)又包括制程过 程中参数的偏移。
[0044] 通过阅读设计SRAM IP的工作说明文档（Data Sheet)，了解并掌握SRAM IP的基 本工作原理和端口信息来完成电路的设计。电路设计不需要很复杂，只是利用到SRAM读写 功能，测试的时候只要向SRAM地址里先写后读即可。通过标准的数字电路设计流程产生最 终的版图即可，在此不再赘述。
[0045] 步骤102、将设计的SRAM应用到芯片的制造过程中，以在晶圆的切割道上形成 SRAM。
[0046] 将设计的SRAM应用到芯片的制造过程中。具体地，在设计好SRAM的版图之后，将 其上传到系统使之生效，待新产品在工厂投片时，将这些由SRAM组成的测试芯片（为便于 描述，本发明也将"由SRAM组成的测试芯片"简称为SRAM)放到切割道上。
[0047] 在本步骤中，要将尽量多的测试芯片（SRAM)放到切割道上，放的SRAM越多，SRAM 的面积越大，可以监控的区域也就越广，找出制程问题的概率也就越高。
[0048] 步骤2 :通过对切割道上的SRAM进行测试分析，实现对芯片的良率调试。
[0049] 当产品(指芯片)出现良率问题时，可以通过对切割道上的作为测试芯片的SRAM进 行测试分析以及失效定位分析，实现对制造的芯片的失效分析和良率调试。
[0050] 在本实施例中，步骤2 -般可以包括如下步骤：
[0051] 步骤201、对切割道内的所有的SRAM (即晶圆上所有的SRAM)进行功能测试。
[0052] 其中，在测试时，可以使用Mosaid测试程序和探针板（probe card)。
[0053] 对所有SRAM进行功能测试，是为了达到更好的技术效果。根据实际情况，也可以 不对所有SRAM进行功能测试。
[0054] 步骤202、对功能测试的结果进行分析，得出芯片良率低的原因。
[0055] 对测试结果进行分析的方法，一般包括：统计SRAM失效的类别；根据失效类别分 析出最可能的失效点；将测试结果定位到失效地址（即SRAM读写失效的具体物理地址）；针 对失效地址直接进行失效分析，有效减小分析范围，通过现有的各种失效分析手段分析出 造成SRAM良率低的原因，最终查出生产线上造成良率较低的原因。
[0056] 在本步骤中，可以将分析出的造成SRAM良率低的原因，直接作为芯片良率低的原 因，据此查找生产线上造成该不良的原因。当然，为了使良率调试更准确，也可以在对SRAM 进行失效分析获悉造成SRAM不良的原因之后，进一步验证芯片的不良是否也因同一原因 导致。在经过验证确认芯片的不良也是同一原因导致之后，再进一步查找生产线上造成该 不良的原因。
[0057] 步骤203、针对芯片良率低的原因，进行良率调试。
[0058] 其中，本实施例的良率调试具体是指，通过调整版图设计、生产线工艺参数等，来 提高芯片的良率。实际上，为进行良率调试所进行的制作测试电路(如本实施例的SRAM)、测 试、以及失效分析等内容，也属于良率调试的内容。
[0059] 这一芯片良率调试方法，可以在没有设计网表的情况下有效地对失效点做失效定 位以及PFA。与传统手法相比，省去了大量同客户沟通、解释的时间。
[0060] 一个说明本发明的效果的典型的例子如下所述：一批产品的CP测试结果为多片 晶圆大面积的测试失效，良率损失较大。使用传统的失效分析（PFA)方法在测量芯片I-V曲 线时，好坏芯片并没有较大电流差异，热点检测也没有发现可以利用的热点。根据本发明的 实施例，发明人通过测试切割道（scribe lane)上的SRAM测试芯片发现了失效线索。在测 试SRAM时发现SRAM存在大量的QB和DBC的失效，由于SRAM可以精确定位失效点，我们很 快通过定点的失效分析（PFA)发现SRAM的过孔（Via)制程中存在大量空洞，由此推断芯片 的过孔（Via)制程中可能存在相同的缺陷，通过对芯片的过孔（Via)进行检测和分析发现 芯片的过孔制程中果然存在大量空洞。而将该信息反馈给工厂后，工厂很快就发现了在过 孔（Via)制程上出现大量空洞这一缺陷的原因，进而通过进行良率调试解决了上述问题，提 高了良率。
[0061] 与传统良率调试方法相比，这个案例充分显示出将SRAM设置于切割道上来解决 良率问题的可行性和必要性，它成功避免了某些情况下良率调试束手无策的局面，对于先 进的制程来讲，传统良率调试方法束手无策的境况会越来越多，而这一方法为解决良率问 题提供了一个新的高效的并且很廉价的方法。
[0062] 本发明实施例的芯片良率调试的方法，通过在晶圆的切割道上制造作为测试芯片 的SRAM，对SRAM进行失效分析，可以实现对芯片的良率调试，提高芯片产品的良率。
[0063] 实施例二
[0064] 本发明实施例提供一种晶圆，该晶圆是芯片制程中的中间产品，处于封装之前尚 未进行切割的状态。
[0065] 如图2所示，本发明实施例的晶圆200,包括多个芯片201以及位于相邻的芯片 201之间的切割道202,其中，在切割道上设置有SRAM203,且SRAM203为测试芯片。
[0066] 其中，芯片201可以为逻辑器件或其他类型的集成电路。SRAM203为多个。设计的 SRAM，必须与切割道相匹配。SRAM的宽度应小于切割道的最大宽度，优选的，SRAM (实际指 SRAM组成的测试芯片组，即SRAM block)与切割道的最大宽度相当（即小于但接近)。此外， SRAM (具体地，指SRAM组成的测试芯片组，即SRAMblock)的长度可以根据实际情况适当增 加，SRAM的长度越长，其所包含的SRAM位单元（SRAM bit cell)的容量就越大，也就越容易 发现生产中的制程问题。
[0067] 本发明的晶圆，还可以包括其他结构，比如在切割道202内可能存在一些结构简 单、功能比较的单一的电性结构。在本实施例中，对此不做限定。
[0068] 优选的，芯片201和SRAM203为在相同的半导体制程中制得，这样无需附加额外的 制程，可以降低成本。
[0069] 其中，所述芯片和所述SRAM的关键尺寸可以相同，也可以不相同。优选的，所述芯 片和所述SRAM的关键尺寸相同。
[0070] 本发明实施例的晶圆，可以采用上述实施例一的方法进行芯片的良率调试。具体 调试方法，可以参见实施例一，此处不再赘述。
[0071] 本发明实施例的晶圆，可以通过其切割道上的测试芯片SRAM实现芯片的良率调 试，具有现有技术无法比拟的技术效果。
[0072] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【权利要求】
1. 一种芯片良率调试的方法，其特征在于，所述方法包括： 步骤S101 :在芯片的制造过程中同时在晶圆的切割道上制造 SRAM ; 步骤S102 :通过对所述SRAM进行测试和分析，实现对所述芯片的良率调试。
2. 如权利要求1所述的芯片良率调试的方法，其特征在于，所述步骤S101包括： 步骤S1011 :设计与晶圆的切割道相匹配的SRAM ; 步骤S1012 :将所设计的SRAM应用到芯片的制造过程中，以在所述晶圆的切割道上形 成 SRAM。
3. 如权利要求1所述的芯片良率调试的方法，其特征在于，所述SRAM的宽度小于但接 近所述切割道的宽度。
4. 如权利要求1所述的芯片良率调试的方法，其特征在于，所述步骤S102包括： 步骤S1021 :对所有的所述SRAM进行功能测试； 步骤S1022 :对所述功能测试的结果进行分析，得出芯片良率低的原因； 步骤S1023 :针对所述芯片良率低的原因，进行良率调试。
5. 如权利要求4所述的芯片良率调试的方法，其特征在于，在所述步骤S1021中，所述 功能测试使用Mosaid测试程序进行。
6. -种晶圆，包括多个芯片，以及位于相邻的所述芯片之间的切割道，其特征在于，在 所述切割道上设置有SRAM。
7. 如权利要求6所述的晶圆，其特征在于，所述SRAM的宽度小于但接近所述切割道的 览度。
8. 如权利要求6所述的晶圆，其特征在于，所述芯片和所述SRAM为在相同的半导体制 程中制得。
9. 如权利要求8所述的晶圆，其特征在于，所述芯片和所述S RAM为采用6 5 nm、 45/40nm、32/28nm或28nm以下工艺的半导体芯片。
10. 如权利要求6所述的晶圆，其特征在于，所述芯片和所述SRAM的关键尺寸相同。
11. 如权利要求6所述的晶圆，其特征在于，所述芯片为逻辑器件。
【文档编号】H01L23/544GK104124181SQ201310143852
【公开日】2014年10月29日 申请日期:2013年4月23日 优先权日:2013年4月23日
【发明者】魏靖恒, 周晶, 曹红霞, 翁明诚 申请人:中芯国际集成电路制造(上海)有限公司