半导体器件、布局设计和用于制造半导体器件的方法
【专利摘要】一种半导体器件包括第一互连结构。第一互连结构包括第一互连部分、第二互连部分和第三互连部分。第一互连部分具有宽度和长度。第二互连部分的宽度小于第一互连部分的长度。第二互连部分连接至第一互连部分。第三互连部分的宽度小于第二互连部分的宽度。第三互连部分连接至第二互连部分。本发明涉及半导体器件、布局设计和用于制造半导体器件的方法。
【专利说明】
半导体器件、布局设计和用于制造半导体器件的方法
技术领域
[0001]本发明涉及半导体器件、布局设计和用于制造半导体器件的方法。
【背景技术】
[0002]微型化集成电路(IC)中的最新趋势已经产生消耗更少的功率但以更高的速度提供更多的功能的更小的器件。然而，微型化工艺也已导致更严格的设计和制造规范以及可靠性挑战。为了实现一个或多个这些优势，研究IC设计和/或制造中的各种开发。应力迀移(SM)是在集成电路金属化中发生的源于晶界之间的空隙的形成的故障机理。随着IC的尺寸进一步减小，发现互连结构中的新SM故障模式影响IC性能和/或可靠性。
【发明内容】
[0003]为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括:第一互连结构，包括:第一互连部分，具有宽度和长度；第二互连部分，所述第二互连部分的宽度小于所述第一互连部分的长度，其中，所述第二互连部分连接至所述第一互连部分；以及第三互连部分，所述第三互连部分的宽度小于所述第二互连部分的宽度，其中，所述第三互连部分连接至所述第二互连部分。
[0004]在上述半导体器件中，所述第一互连部分的宽度至少大于所述第一互连部分的最小设计宽度的6倍；以及其中，所述第二互连部分的宽度至少大于所述第一互连部分的最小设计宽度的1.5倍。
[0005]在上述半导体器件中，所述第二互连部分的长度至少大于所述第一互连部分的宽度的三分之一。
[0006]在上述半导体器件中，还包括:第一结构；以及第二结构，其中，所述第一结构与所述第二结构不重叠，并且其中，所述第一互连结构位于所述第一结构和所述第二结构上方并且连接至所述第一结构或所述第二结构。
[0007]在上述半导体器件中，还包括:连接至所述第一互连结构的第二互连结构。
[0008]在上述半导体器件中，所述第一互连结构和所述第二互连结构位于同一互连层上。
[0009]在上述半导体器件中，所述第二互连结构包括:第四互连部分，具有长度；以及第五互连部分，具有宽度，其中，所述第五互连部分连接至所述第三互连部分和所述第四互连部分，其中，所述第五互连部分的宽度小于所述第四互连部分的长度。
[0010]在上述半导体器件中，所述第一互连结构和所述第二互连结构位于不同的互连层上，并且所述第一互连结构通过至少一个通孔连接至所述第二互连结构。
[0011]在上述半导体器件中，所述第一互连部分、所述第二互连部分和所述第三互连部分布置成L形、T形或梳形。
[0012]根据本发明的另一方面，还提供了一种集成电路设计系统，包括:非暂时性存储介质，所述非暂时性存储介质配置为存储半导体器件的布局设计和指令集，所述布局设计包括:第一互连结构布局图案，与形成所述半导体器件的第一互连结构相关，其中，所述第一互连结构布局图案包括:第一互连部分布局图案，与形成所述半导体器件的第一互连部分相关，其中，所述第一互连部分布局图案具有宽度和长度；第二互连部分布局图案，与形成所述半导体器件的第二互连部分相关，其中，所述第二互连部分布局图案的宽度小于所述第一互连部分布局图案的长度，并且其中，所述第二互连部分布局图案连接至所述第一互连部分布局图案；以及第三互连部分布局图案，与形成所述半导体器件的第三互连部分相关，其中，所述第三互连部分布局图案的宽度小于所述第二互连部分布局图案的宽度，其中，所述第三互连部分布局图案连接至所述第二互连部分布局图案；其中，所述指令集是用于基于原始电路设计和所述半导体器件的所述布局设计来生成集成电路布局；以及硬件处理器，与所述非暂时性存储介质通信连接并且配置为执行所述指令集。
[0013]在上述集成电路设计系统中，所述指令集用于生成所述第一互连部分布局图案的宽度，所述第一互连部分布局图案的宽度至少大于所述第一互连部分布局图案的最小设计宽度的6倍；以及其中，所述指令集用于生成所述第二互连部分布局图案的宽度，所述第二互连部分布局图案的宽度至少大于所述第一互连部分布局图案的所述最小设计宽度的1.5倍。
[0014]在上述集成电路设计系统中，所述指令集用于生成所述第二互连部分布局图案，所述第二互连部分布局图案的长度至少大于所述第一互连部分布局图案的宽度的三分之
O
[0015]在上述集成电路设计系统中，所述布局设计还包括:与形成所述半导体器件的第二互连结构相关的第二互连结构布局图案，其中，所述第二互连结构布局图案连接至所述第一互连结构。
[0016]在上述集成电路设计系统中，所述指令集用于生成所述第二互连结构布局图案，所述第二互连结构布局图案包括:第四互连部分布局图案，与形成所述半导体器件的第四互连部分相关，其中，所述第四互连部分布局图案具有长度，以及第五互连部分布局图案，与形成所述半导体器件的第五互连部分相关，其中，所述第五互连部分布局图案具有宽度，其中，所述第五互连部分布局图案连接至所述第三互连部分布局图案和所述第四互连部分布局图案，其中，所述第五互连部分布局图案的宽度小于所述第四互连部分布局图案的长度。
[0017]在上述集成电路设计系统中，所述指令集用于生成位于不同的互连层上的所述第一互连结构布局图案和所述第二互连结构布局图案，并且其中，所述指令集用于生成通过至少一个通孔布局图案连接至所述第二互连结构布局图案的所述第一互连结构布局图案。
[0018]在上述集成电路设计系统中，所述指令集用于生成布置成L形、T形或梳形的所述第一互连结构布局图案、所述第二互连结构布局图案和所述第三互连结构布局图案。
[0019]根据本发明的又一方面，还提供了一种制造半导体器件的方法，包括:在绝缘层中形成第一开口，其中，所述第一开口具有宽度和长度；在所述绝缘层中形成第二开口，其中，所述第二开口的宽度小于所述第一开口的长度，并且所述第二开口连接至所述第一开口 ；在所述绝缘层中形成第三开口，其中，所述第三开口的宽度小于所述第二开口的宽度，并且所述第三开口连接至所述第二开口；以及用导电材料填充所述第一开口、所述第二开口和所述第三开口。
[0020]在上述方法中，还包括:在所述绝缘层中形成通孔，其中，所述通孔连接至所述导电材料。
[0021 ] 在上述方法中，还包括:在另一绝缘层中形成通孔，其中，所述通孔连接至所述导电材料。
[0022]在上述方法中，还包括:平坦化所述导电材料的顶面，其中，所述导电材料的所述顶面与所述绝缘层的顶面共面。
【附图说明】
[0023]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0024]图1是根据一个或多个实施例的半导体器件的顶视图。
[0025]图2是根据一个或多个实施例的半导体器件的布局图的部分。
[0026]图3是根据一个或多个实施例的半导体器件的布局图的部分。
[0027]图4是根据一个或多个实施例的半导体器件的布局图的部分。
[0028]图5是根据一个或多个实施例的半导体器件的布局图的部分。
[0029]图6是根据一个或多个实施例的布局生成器的框图。
[0030]图7是根据一个或多个实施例的生成布局设计的方法的流程图。
[0031]图8是根据一个或多个实施例的制造半导体器件的方法的流程图。
【具体实施方式】
[0032]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0033]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
[0034]半导体器件包括第一互连结构。第一互连结构包括第一互连部分、第二互连部分和第三互连部分。第一互连部分具有宽度和长度。第二互连部分的宽度小于第一互连部分的长度。第二互连部分连接至第一互连部分。第三互连部分的宽度小于第二互连部分的宽度。第三互连部分连接至第二互连部分。
[0035]图1是根据一个或多个实施例的半导体器件100的顶视图。半导体器件100包括通过第一互连结构106连接至第二结构104的第一结构102。半导体器件100还包括连接至第一互连结构106的第二互连结构108和第三互连结构110。在一些实施例中，第一互连结构106通过第一导电线120连接至第二互连结构108。第一互连结构106通过第二导电线122连接至第一结构102。第一互连结构106通过第三导电线124连接至第二结构104。在一些实施例中，第一互连结构106通过第四导电线126连接至第三互连结构110。半导体器件100还包括隔离区105，隔离区105位于至少由第一结构102和第二结构104限定的区域外侧。
[0036]第一结构102是电路元件的至少一部分。在一些实施例中，第一结构102包括一个以上的氧化物扩散(OD)区。OD区称为衬底的有源区。在一些实施例中，第一结构102包括一个以上的多晶硅结构。在一些实施例中，第一结构102是整体的电路元件。在一些实施例中，第一结构102是互连结构的较低或较高层级。在一些实施例中，第一结构102包括一个以上的有源元件和/或无源元件。有源元件的实例包括但不限于晶体管和二极管。晶体管的实例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、ρ沟道和/或η沟道场效应晶体管(PFET/NFET)等)、FinFET、和具有突起的源极/漏极的平面MOS晶体管。无源元件的实例包括但不限于电容器、电感器、熔丝和电阻器。第一结构102配置成沿着方向X延伸。第一结构102通过第二导电线122连接至第一互连结构106。
[0037]第二结构104是电路元件的至少一部分。在一些实施例中，第二结构104包括一个以上的OD区。在一些实施例中，第二结构104包括一个以上的多晶硅结构。在一些实施例中，第二结构104是完整的电路元件。在一些实施例中，第二结构104包括互连结构的较低或较高层。在一些实施例中，第二结构104包括一个以上的有源元件和/或无源元件。第二结构104配置成沿着方向X延伸。第二结构104通过第三导电线124连接至第一互连结构 106。
[0038]隔离区105位于至少由第一结构102和第二结构104限定的区域夕卜侧。隔离区105环绕至少第一结构102或第二结构104。在一些实施例中，第一结构102或第二结构104的至少一个结构与隔离区105非重叠。
[0039]第一互连结构106包括第一互连部分106a和第二互连部分106b。
[0040]第一互连结构106配置为连接第一结构102和第二结构104。第一互连结构106连接至第二互连结构108。在一些实施例中，第一互连结构106通过第一导电线120连接至第二互连结构108。在一些实施例中，第一互连结构106直接连接至第二互连结构108 (例如，无需第一导电线120)。第一互连结构106连接至第三互连结构110。在一些实施例中，第一互连结构106通过第四导电线126连接至第三互连结构110。在一些实施例中，第一互连结构106直接连接至第三互连结构110(例如，无需第四导电线126)。
[0041]第一互连结构106在第一结构102或第二结构104上方。在一些实施例中，第一互连结构106与第一结构102或第二结构104重叠。在一些实施例中，第一互连结构106配置为在方向X上延伸。在一些实施例中，第一互连结构106配置为在方向Y上延伸。在一些实施例中，第一互连结构106与第二互连结构108或第三互连结构110重叠。在一些实施例中，第一互连结构106与第二互连结构108或第三互连结构110位于同一互连层上。位于同一互连层上的元件与衬底的顶面间隔基本相等的距离。在一些实施例中，第一互连结构106与第二互连结构108或第三互连结构110位于不同的互连层上。在一些实施例中，第一互连结构106通过一个以上的层与第二互连结构108或第三互连结构110分离。
[0042]在一些实施例中，第一互连结构106布置成T形或L形。在一些实施例中，第一互连结构106布置成梳形，从而使得第一互连结构106包括连接至中心部分(例如，第一互连部分106a)的一个以上的侧部(例如，第二互连部分106b)。在一些实施例中，一个以上的侧部(例如，第二互连部分106b)从中心部分(例如，第一互连部分106a)在方向X上延伸。在一些实施例中，一个以上的侧部(例如，第二互连部分106b)布置成平行结构。
[0043]第一互连结构106包括导电材料。在一些实施例中，第一互连结构106包括金属。在一些实施例中，第一互连结构106包括铜、铝、镍、钛、钨、其合金或其他合适的导电材料。在一些实施例中，第一互连结构106包括一个以上的导电部分。在一些实施例中，第一互连结构106配置为数据线以携带数据信号。在一些实施例中，第一互连结构106配置为电源线以携带电源电压或接地参考电压。
[0044]第一互连部分106a配置为连接第一结构102和第二结构104。第一互连部分106a和第二互连部分106b连接至第二互连结构108。在一些实施例中，第一互连部分106a通过第二互连部分106b和第一导电线120连接至第二互连结构108。在一些实施例中，第一互连部分106a通过第二互连部分106b连接至第二互连结构108 (例如，无需第一导电线120)。第一互连部分106a连接至第三互连结构110。在一些实施例中，第一互连部分106a通过第四导电线126连接至第三互连结构110。
[0045]第一互连部分106a位于第一结构102或第二结构104上方。在一些实施例中，第一互连部分106a与第一结构102或第二结构104重叠。第一互连部分106a配置为在与方向X垂直的方向Y上延伸。第一互连部分106a具有沿方向X可测量的第一宽度W。
[0046]在一些实施例中，第一互连部分106a与第三互连结构110重叠。在一些实施例中，第一互连部分106a与第二互连结构108或第三互连结构110位于同一互连层上。在一些实施例中，第一互连部分106a与第二互连结构108或第三互连结构110位于不同的互连层上。在一些实施例中，第一互连部分106a通过一个以上的层与第二互连结构108或第三互连结构110分离。
[0047]在一些实施例中，第一互连部分106a包括导电材料。在一些实施例中，第一互连部分106a包括金属。在一些实施例中，第一互连部分106a包括铜、铝、镍、钛、钨、其合金或其他合适的导电材料。在一些实施例中，第一互连部分106a包括一个以上的导电部分。
[0048]第二互连部分106b直接连接至第一互连部分106a。第二互连部分106b与第一互连部分106a位于同一互连层上。在一些实施例中，第二互连部分106b和第一互连部分106a 一体形成。在一些实施例中，将第二互连部分106b和第一互连部分106a称为鼻状结构。在一些实施例中，将第二互连部分106b称为分支线结构。在一些实施例中，第一互连部分106a和第二互连部分106b布置成T形或L形。在一些实施例中，第一互连部分106a和第二互连部分106b布置成梳形形状，从而使得两个以上的第二互连部分106b连接至第一互连部分106a的侧部。在一些实施例中，一个以上的第二互连部分106b连接至第一互连部分106a的第一侧，和一个以上的第二互连部分106b连接至第一互连部分106a的第二侦U。在一些实施例中，第一侧相对于第二侧是第一互连部分106a的相对侧。在一些实施例中，一个以上的第二互连部分106b从第一互连部分106a在方向X或方向-X上延伸。在一些实施例中，两个以上的第二互连部分106b布置成平行结构。
[0049]在一些实施例中，第二互连部分106b通过第一导电线120连接至第二互连结构108。在一些实施例中，第二互连部分106b直接连接至第二互连结构108 (例如，无需第一导电线120)。第二互连部分106b通过第一互连部分106a直接连接至第三互连结构110。在一些实施例中，第二互连部分106b和第一互连部分106a通过第四导电线126连接至第三互连结构110。
[0050]第二互连部分106b位于第一结构102或第二结构104上方。在一些实施例中，第二互连部分106b与第一结构102或第二结构104重叠。第二互连部分106b配置为从第一互连部分106a的侧部在方向X上延伸。在一些实施例中，第二互连部分106b与第二互连结构108重叠。在一些实施例中，第二互连部分106b与第二互连结构108或第三互连结构110位于同一互连层上。在一些实施例中，第二互连部分106b与第二互连结构108或第三互连结构110位于不同的互连层上。在一些实施例中，第二互连部分106b通过一个以上的层与第二互连结构108或第三互连结构110分隔开。
[0051]在一些实施例中，第二互连部分106b包括导电材料。在一些实施例中，第二互连部分106b包括金属。在一些实施例中，第二互连部分106b包括铜、铝、镍、钛、钨、其合金或其他合适的导电材料。在一些实施例中，第二互连部分106b包括一个以上的导电部分。
[0052]第二互连结构108位于第一结构102或第二结构104上方。在一些实施例中，第二互连结构108与第一结构102或第二结构104重叠。在一些实施例中，第二互连结构108配置为在方向X上延伸。在一些实施例中，第二互连结构108配置为在方向Y上延伸。在一些实施例中，第二互连结构108与第一互连结构106重叠。在一些实施例中，第二互连结构108与第三互连结构110位于同一互连层上。在一些实施例中，第二互连结构108与第三互连结构110位于不同的互连层上。在一些实施例中，第二互连结构108通过一个以上的层与第一互连结构106或第三互连结构110分隔开。在一些实施例中，第二互连结构108与第一结构102、第二结构104或第三互连结构110布置成平行结构。
[0053]在一些实施例中，第二互连结构108包括导电材料。在一些实施例中，第二互连结构108包括金属。在一些实施例中，第二互连结构108包括铜、铝、镍、钛、钨、其合金或其他合适的导电材料。在一些实施例中，第二互连结构108包括一个以上的导电部分。在一些实施例中，第二互连结构108与第一互连结构106是相同的材料。在一些实施例中，第二互连结构108配置成数据线以携带数据信号。在一些实施例中，第二互连结构108配置成电源线以携带电源电压或接地参考电压。
[0054]第三互连结构110位于第一结构102或第二结构104上方。在一些实施例中，第三互连结构I1与第一结构102或第二结构104重叠。在一些实施例中，第三互连结构110配置为在方向X上延伸。在一些实施例中，第三互连结构110配置为在方向Y上延伸。在一些实施例中，第三互连结构110与第一互连结构106或第二互连结构108重叠。在一些实施例中，第三互连结构110通过一个以上的层与第二互连结构108或第一互连结构106分隔开。
[0055]在一些实施例中，第三互连结构110包括导电材料。在一些实施例中，第三互连结构I1包括金属。在一些实施例中，第三互连结构110包括铜、铝、镍、钛、钨、其合金或其他合适的导电材料。在一些实施例中，第三互连结构110包括一个以上的导电部分。在一些实施例中，第三互连结构110配置成数据线以携带数据信号。在一些实施例中，第三互连结构110配置成电源线以携带电源电压或接地参考电压。
[0056]第一导电线120配置为在第二互连结构108和第一互连结构106之间提供电连接。在一些实施例中，第一导电线120是金属线、通孔、硅通孔(TSV)、层间通孔(ILV)、槽通孔、通孔的阵列、或其他合适的导电线。在一些实施例中，第一导电线120包括铜、铝、镍、钛、钨、钴、碳、其合金或其他合适的导电材料。在一些实施例中，第一导电线120包括一个以上的导电线部分。在一些实施例中，第一导电线120位于第一互连结构106上方。在一些实施例中，第一导电线120位于第一互连结构106下方。
[0057]第二导电线122配置为在第一结构102和第一互连结构106之间提供电连接。在一些实施例中，第二导电线122是接触插塞、金属线、通孔、TSV、ILV、槽通孔、通孔的阵列或其他合适的导电线。在一些实施例中，第二导电线122包括铜、铝、镍、钛、钨、钴、碳、其合金或其他合适的导电材料。在一些实施例中，第二导电线122包括一个以上的导电部分。第二导电线122在第一互连结构106下方。
[0058]第三导电线124配置为在第二结构104和第一互连结构106之间提供电连接。在一些实施例中，第三导电线124是接触插塞、金属线、通孔、TSV、ILV、槽通孔、通孔的阵列或其他合适的导电线。在一些实施例中，第三导电线124包括铜、铝、镍、钛、钨、钴、碳、其合金或其他合适的导电材料。在一些实施例中，第三导电线124包括一个以上的导电线部分。第三导电线124在第一互连结构106下方。第四导电线126配置为在第三互连结构110和第一互连结构106之间提供电连接。在一些实施例中，第四导电线126是接触插塞、金属线、通孔、TSV、ILV、槽通孔、通孔的阵列或其他合适的导电线。在一些实施例中，第四导电线126包括铜、铝、镍、钛、钨、钴、碳、其合金或其他合适的导电材料。在一些实施例中，第四导电线126包括一个以上的导电线部分。在一些实施例中，第四导电线126位于第一互连结构106上方。在一些实施例中，第四导电线126位于第一互连结构106下方。
[0059]图2是根据一个或多个实施例的半导体器件的布局图200的部分。在一些实施例中，第一互连结构201是图1所示的第一互连结构106的实施例。在一些实施例中，第一互连部分202是图1所示的第一互连部分106a的实施例。在一些实施例中，第二互连部分204是图1所示的第二互连部分106b的实施例。在一些实施例中，第一导电线206是图1所示的第一导电线120的实施例。虽然在布局图200的体系结构设计中没有示出，但是图2的体系结构设计足以制造图1的半导体器件100中独立地示出的每个结构等。本领域普通技术人员将会认识到，可使用本文中描述的一个以上的布局图案以制备掩模组，可进而使用掩模组来制造半导体器件。半导体器件100的布局图200是修改以形成其他布局结构的基础，诸如本文中描述的那些，例如，图3至图5。
[0060]第一互连部分202配置成在方向Y上延伸。第一互连部分202具有沿着方向Y可测量的第一长度L。第一互连部分202具有沿着方向X可测量的第一宽度W。
[0061]第一互连部分202具有沿着方向X可测量的最小设计宽度Wgj、。最小设计宽度Wg,j、是针对给定的技术节点尺寸和恒定的制造产量能够被可靠地制造的第一互连部分202的最小宽度。在一些实施例中，由铸造厂限定最小设计宽度Wg/j、。在一些实施例中，由设计规则限定最小设计宽度wg/>。基于技术节点尺寸限定最小设计宽度wg/>。例如，随着技术节点尺寸减小，最小设计宽度wg/>也减小。
[0062]在一些实施例中，第一宽度W大于最小宽度Wg/j、。在一些实施例中，如公式I所示，第一宽度W至少大于第一互连部分202的最小设计宽度Wg/>的六倍。
[0063]通过公式I，第一互连部分202的第一宽度W表不为:
[0064]W 彡 6XW最小(I)
[0065]其中，W是第一互连部分202的宽度，并且胃@、是第一互连部分202的最小设计宽度。
[0066]第二互连部分204具有沿着方向Y可测量的宽度BW。第二互连部分204具有沿着方向X可测量的长度BL。在一些实施例中，从第一互连部分202的边缘沿着方向X至第一导电线206的边缘可测量长度BL。在一些实施例中，当导电线(例如，第一导电线206)不直接连接至第二互连部分204时，从第一互连部分202的边缘沿着方向X至第一导电线206的边缘可测量长度BL。第二互连部分204的宽度BW小于第一互连部分202的第一长度L。在一些实施例中，如公式2所表示的，宽度BW至少大于第一互连部分202的最小设计宽度ffg/Js 的 1.5 倍。
[0067]通过公式2，第二互连部分204的宽度BW表示为:
[0068]BW 彡 1.5 XW最小(2)
[0069]其中，BW是第二互连部分204的宽度和、是第一互连部分202的最小设计宽度。
[0070]第一导电线206具有沿着方向Y可测量的通孔宽度BWV。在一些实施例中，第一导电线206的通孔宽度BWV小于第二互连部分204的宽度BW。在一些实施例中，第一导电线206的通孔宽度BWV等于第二互连部分204的宽度BW。
[0071]图3是根据一个或多个实施例的半导体器件的布局图300的部分。在一些实施例中，布局图300是图2所示的布局图200的实施例。如图3所示，相似的元件具有如图2所示的相同的参考标号。与布局图200 (如图2所示)相比较，布局图300也包括第三互连部分304。在一些实施例中，第一互连结构301是图1中的第一互连结构106。在一些实施例中，第一互连结构301是图2中的第一互连结构201。
[0072]第一互连结构301包括第一互连部分202、第二互连部分302和第三互连部分304。
[0073]在一些实施例中，第一互连部分202是图1中的第一互连部分106a。在一些实施例中，第二互连部分302是图1中的第二互连部分106b。在一些实施例中，第二互连部分302是图2中的第二互连部分204。在一些实施例中，第三互连部分304是图1中的第二互连部分106b。在一些实施例中，第一导电线206是图1中的第一导电线120。尽管在布局图300的体系结构设计中没有示出，但是图3的体系结构设计足以制造图1的布局图100中独立地示出的每个结构等。
[0074]第二互连部分302具有沿着方向Y可测量的宽度BW2。在一些实施例中，第二互连部分302的宽度BW2小于第一互连部分202的第一长度L。在一些实施例中，如公式3表示，宽度BW2至少大于第一互连部分202的最小设计宽度Wg/>的1.5倍。
[0075]通过公式3，第二互连部分302的宽度BW2表示为:
[0076]BW2>L5XW^、(3)
[0077]其中，BW2是第二互连部分302的宽度和、是第一互连部分202的最小设计宽度。
[0078]第二互连部分302具有从第二互连部分302的侧部沿着方向X至第一互连部分202的侧部可测量的长度BL2。在一些实施例中，如通过公式4所示，长度BL2至少大于第一互连部分202的第一宽度W的三分之一。
[0079]通过公式4，第二互连部分302的长度BL2表示为:
[0080]BL2 彡 W/3 (4)
[0081]其中，BL2是第二互连部分302的长度和W是第一互连部分202的宽度。
[0082]第三互连部分304直接连接至第二互连部分302。第三互连部分304与第一互连部分202和第二互连部分302位于同一互连层上。在一些实施例中，第三互连部分304、第二互连部分302和第一互连部分202 —体形成。在一些实施例中，将第三互连部分304、第二互连部分302和第一互连部分202称为鼻状结构。在一些实施例中，将第三互连部分304和第二互连部分302称为分支线结构。在一些实施例中，第三互连部分304、第二互连部分302和第一互连部分202布置成T形或L形。在一些实施例中，一个以上的第二互连部分302和相应的第三互连部分304在方向X上从第一互连部分202延伸。在一些实施例中，第三互连部分304、第二互连部分302和第一互连部分202布置成梳形形状，从而使得两个以上的第三互连部分304和相应的第二互连部分302连接至第一互连部分202的侧部。在一些实施例中，一个以上的第二互连部分302和相应的第三互连部分304连接至第一互连部分202的第一侧，和一个以上的第二互连部分302和相应的第三互连部分304连接至第一互连部分202的第二侧。在一些实施例中，第一侧相对于第二侧是第一互连部分202的相对侧。在一些实施例中，一个以上的第二互连部分302和相应的第三互连部分304连接至第一互连部分202的第一侧，和一个以上的第二互连部分302连接至第一互连部分202的第一侧或第二侧。在一些实施例中，两个以上的第二互连部分302和相应的第三互连部分304布置成平行结构。
[0083]第三互连部分304配置成将第一互连部分202和第二互连部分302连接至其他结构(例如，图1所示的第二互连结构108)。在一些实施例中，第三互连部分304通过第一导电线206连接至其他结构(例如，图1所示的第二互连结构108)。在一些实施例中，第三互连部分304直接连接至其他结构(例如，图1所示的第二互连结构108)而无需第一导电线206。在一些实施例中，第三互连部分304与其他结构(例如，图1所示的第二互连结构108)重叠。在一些实施例中，其他结构(例如，图1所示的第二互连结构108)与第三互连部分304重叠。
[0084]第三互连部分304配置为在方向X上延伸。第三互连部分304具有沿着方向Y可测量的宽度BWl。第三互连部分304具有沿着方向X可测量的长度BLl。在一些实施例中，沿着方向X从第二互连部分302的侧部至第一导电线206的侧部可测量长度BLl。
[0085]在一些实施例中，当导电线(例如，第一导电线206)不直接连接至第三互连部分304时，沿着方向X从第二互连部分302的侧部至第一导电线206的侧部可测量长度BLl。第三互连部分304的宽度BWl小于第二互连部分302的宽度BW2。在一些实施例中，第三互连部分304的宽度BWl等于第一导电线206的通孔宽度BWV(图2中所示)。
[0086]在一些实施例中，第三互连部分304包括导电材料。在一些实施例中，第三互连部分304包括金属。在一些实施例中，第三互连部分304包括铜、铝、镍、钛、钨、其合金或其他合适的导电材料。在一些实施例中，第三互连部分304包括一个以上的导电部分。
[0087]图4是根据一个或多个实施例的半导体器件的布局图400的部分。在一些实施例中，布局图400是图2中的布局图200。在一些实施例中，布局图400是图3中的布局图300。如图4所示，相似的元件具有如图2和图3所示的相同的参考标号。
[0088]相比于布局图300 (如图3所示)，布局图400也包括第二导电线406。在一些实施例中，第二导电线406是图1中的第一导电线106。第二导电线406与图2所示的第一导电线206类似。在一些实施例中，第二导电线406具有与第一导电线206相同的尺寸和材料。
[0089]第二导电线406连接至第三互连结构304。第二导电线406配置为在第三互连结构304和其他结构(例如，图1所示的第二互连结构108)之间提供电连接。在一些实施例中，第二导电线406是金属线、通孔、硅通孔(TSV)、层间通孔(ILV)、槽通孔、通孔的阵列、或其他合适的导电线。在一些实施例中，第二导电线406包括铜、铝、镍、钛、钨、其合金或其他合适的导电材料。在一些实施例中，第二导电线406包括一个以上的导电部分。
[0090]在一些实施例中，第二导电线406位于第三互连部分304上方。在一些实施例中，第二导电线406位于第三互连部分304下方。在一些实施例中，第二导电线406与第一导电线206位于同一互连层上。在一些实施例中，第二导电线406与第一导电线206位于不同的互连层上。在一些实施例中，第二导电线406和第一导电线206配置为提供至同一结构的电连接。在一些实施例中，第二导电线406和第一导电线206配置为提供至不同的结构的电连接。虽然图4包括两条导电线(例如，第一导电线206和第二导电线406)，布局图400是修改以形成包括两个以上的导电线的其他布局结构的基础。
[0091]图5是根据一个或多个实施例的半导体器件的布局图500的部分。在一些实施例中，布局图500是图2中的布局图200。在一些实施例中，布局图500是图3中的布局图300。在一些实施例中，布局图500是图4中的布局图400。如图5所示，相似的元件具有如图2和图3所不的相同的参考标号。
[0092]相比于布局图300 (如图3所示)，布局图500不包括第一导电线206。
[0093]相比于布局图300 (如图3所示)，布局图500还包括第四互连部分502和第五互连部分504。
[0094]在一些实施例中，第四互连部分502是图1中的第一互连部分106a。在一些实施例中，第四互连部分502是图2至图4中的第一互连部分202。在一些实施例中，第五互连部分504是图1中的第二互连部分106b。在一些实施例中，第五互连部分504是图2中的第二互连部分204。在一些实施例中，第五互连部分504是图3至图4中的第二互连部分302。在一些实施例中，第四互连部分502和第五互连部分504是图1中的第二互连结构108。
[0095]第四互连部分502通过第五互连部分504连接至第一互连结构301。第四互连部分502配置为在方向Y上延伸。第四互连部分502具有沿着方向X可测量的宽度Wl。在一些实施例中，第四互连部分502的宽度Wl等于第一互连部分202的宽度W。在一些实施例中，宽度Wl不同于宽度W。第四互连部分502具有沿着方向Y可测量的长度LI。在一些实施例中，长度LI等于长度L。在一些实施例中，长度LI不同于长度L。第四互连部分502具有沿着方向X可测量的最小设计宽度Wg/> ’。最小设计宽度Wg/> ’是针对给定的技术节点尺寸和恒定的制造产量能够被可靠地制造的第四互连部分502的最小宽度。在一些实施例中，由铸造厂限定最小设计宽度评⑥』、’。在一些实施例中，由设计规则限定最小设计宽度wg/j、’。基于技术节点尺寸限定最小设计宽度Wgd、’。例如，随着技术节点尺寸减小，最小设计宽度Wgd、’也减小。
[0096]在一些实施例中，宽度Wl大于最小宽度Wg/j、’。在一些实施例中，如公式5所示，宽度Wl至少大于第四互连部分502的最小设计宽度Wg/> ’的六倍。
[0097]通过公式5，第四互连部分502的宽度Wl表示为:
[0098]Wl 彡 6X%j、，(5)
[0099]其中，Wl是第四互连部分502的宽度，并且评慶』、’是第四互连部分502的最小设计宽度。
[0100]第五互连部分504直接连接至第四互连部分502和第一互连结构301。第四互连部分502与第五互连部分504位于同一互连层上。在一些实施例中，第四互连部分502和第五互连部分504与第一互连结构301位于同一互连层上。在一些实施例中，第四互连部分502或第五互连部分504的至少一个与第一互连结构301位于不同的层级上。在一些实施例中，第四互连部分502和第五互连部分504 —体形成。在一些实施例中，一个以上的第五互连部分504从第四互连部分502沿着方向X延伸。在一些实施例中，两个以上的第五互连部分504布置成平行结构。
[0101]第五互连部分504配置为沿着方向X延伸。第五互连部分504具有沿着方向Y可测量的宽度BW3。在一些实施例中，第五互连部分504的宽度BW3等于第二互连部分302的宽度BW2或宽度BWl中的至少一个宽度。在一些实施例中，宽度BW3与宽度BW2或宽度BWl中的至少一个宽度不同。在一些实施例中，第五互连部分504的宽度BW3小于第四互连部分502的长度LI。在一些实施例中，如公式6所表示的，宽度BW3至少大于第四互连部分502的最小设计宽度W@、’的1.5倍。
[0102]通过公式6，第五互连部分504的宽度BW3表示为:
[0103]BW3 ^ 1.SXffg7j/ (6)
[0104]其中，BW3是第五互连部分504的宽度，并且评慶』、’是第四互连部分502的最小设计宽度。
[0105]第五互连部分504具有沿着方向X从第五互连部分504的侧部至第四互连部分502的侧部可测量的长度BL3。在一些实施例中，第五互连部分504的长度BL3等于第二互连部分302的长度BL2或长度BLl。在一些实施例中，长度BL3与长度BL2或长度BLl中的至少一个长度不同。在一些实施例中，如公式7所表示的，长度BL3至少大于第四互连部分502的宽度Wl的三分之一。
[0106]通过公式7，第五互连部分504的长度BL3表示为:
[0107]BL3 ^ W1/3 (7)
[0108]其中，BL3是第五互连部分504的长度和Wl是第四互连部分502的宽度。
[0109]在一些实施例中，第四互连部分502或第五互连部分504包括导电材料。在一些实施例中，第四互连部分502或第五互连部分504包括金属。在一些实施例中，第四互连部分502或第五互连部分504包括铜、铝、镍、钛、钨、其合金或其他合适的导电材料。在一些实施例中，第四互连部分502或第五互连部分504包括一个以上的导电部分。
[0110]通过利用图1中所示的半导体器件或图2至图5中所示的一个以上布局图案，与不利用图1至图5中所示的布局图案的布局图案相比，SM故障减少。在一些实施例中，SM故障归因于通孔下面或通孔内的空隙(例如，通孔底部空隙)的形成。在一些实施例中，SM故障归因于分支线中的空隙(例如，分支线空隙)的形成。在一些实施例中，分支线空隙归因于分支线中高应力梯度的形成。在一些实施例中，图1至图5中所示的一个以上布局图案减少了分支线空隙或通孔底部空隙的形成。通过利用图2至图5中所示的一个以上的布局图案，减少了由于应力迀移而在分支线(例如，106b、204、302、304)/第一互连部分(例如，106a、202)界面处形成的晶界的数量。在一些实施例中，通过减小晶界的数量，减小了电子流动的阻力的大小。通过利用图1至图5中示出的一个以上的布局图案，当与不利用图1至图5中示出的布局图案的布局图案相比，减小了缩颈、空隙的形成或晶粒的形成。
[0111]图6是根据一个或多个实施例的用于设计半导体器件的布局生成器600的框图。在一些实施例中，布局生成器600是根据一个或多个实施例执行图7的方法700或图8的方法800的特定目的计算器件。布局生成器600包括硬件处理器602和非暂时性计算机可读存储介质604，非暂时性计算机可读存储介质604编码有(即，存储)计算机程序代码606 (即，可执行指令集)ο计算机可读存储介质604也编码有用于与生产半导体器件的制造机器相连接的指令607。处理器602通过总线608电连接至计算机可读存储介质604。处理器602也通过总线608电连接至I/O接口 610。网络接口 612也通过总线608电连接至处理器602。网络接口 612连接至网络614，从而，处理器602和计算机可读存储介质604能够通过网络614连接至外部元件。处理器602配置为执行编码在计算机可读存储介质604中的计算机程序代码606以使得布局生成器600可用于实施在例如方法700中描述的一些或全部的操作。
[0112]在一个或多个实施例中，处理器602是中央处理单兀(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
[0113]在一个或多个实施例中，计算机可读存储介质604是电子、磁、光学、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质604包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(R0M)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质604包括只读光盘存储器(CD-ROM)、光盘读/写(CD-R/W)、和/或数字视频光盘(DVD)。
[0114]在一个或多个实施例中，存储介质604存储计算机程序代码606，计算机程序代码606配置为使布局生成器600实施方法700或800。在一个或多个实施例中，存储介质604也存储用于实施方法700或800需要的信息以及在实施方法700或800期间生成的信息，诸如第一结构布局图案616、第二结构布局图案618、第一金属结构布局图案620、第二金属结构布局图案622、布局编辑器624和/或用于实施方法700或800的操作的可执行指令集。
[0115]在一个或多个实施例中，存储介质604存储与外部机器连接的指令607。指令607使处理器602能够生成通过外部机器可读的指令以在设计工艺期间有效地执行方法700或800。在一些实施例中，设计工艺是包括一个以上的电路元件的半导体器件。
[0116]布局生成器600包括I/O接口 610。I/O接口 610连接至外部电路。在一个或多个实施例中，I/o接口 610包括键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏、和/或向处理器602传达信息和命令的光标方向键。
[0117]布局生成器600还包括连接到处理器602的网络接口 612。网络接口 612允许布局生成器600与网络614通信，一个以上其他计算机系统连接至网络614。网络接口 612包括无线网络接口，诸如BLUETOOTH、WiF1、WiMAX、GPRS、或WCDMA ;或有线网络接口，诸如ETHERNET、USB、或IEEE-1394。在一个或多个实施例中，在两个以上的系统600中实施方法700或800，并且通过网络614在不同的系统600之间交换诸如第一结构布局图案616、第二结构布局图案618、第一金属结构布局图案620、第二金属结构布局图案622、布局编辑器624的信息。
[0118]布局生成器600配置为通过I/O接口 610接收与UI相关的信息。这些信息通过总线608传送到处理器602以生成第一结构布局图案。然后将UI存储在计算机可读介质604中作为第一结构布局图案616。布局生成器600配置为通过I/O接口 610接收与第二结构布局图案相关的信息。将信息存储在计算机可读介质604中作为第二结构布局图案618。布局生成器600配置为通过I/O接口 610接收与第一金属结构布局图案相关的信息。将信息存储在计算机可读介质604中作为第一金属结构布局图案620。布局生成器600配置为通过I/O接口 610接收与第二金属结构布局图案相关的信息。将信息存储在计算机可读介质604中作为第二金属结构布局图622。布局生成器600配置为通过I/O接口 610接收与布局编辑器相关的信息。将信息存储在计算机可读介质604中作为布局编辑器624。
[0119]图7是根据一个或多个实施例的生成布局设计的方法700的流程图。在一些实施例中，利用方法700以产生用于半导体器件或电路的布局设计。应当理解，可以在图7中示出的方法700之前、期间和/或之后实施额外的操作，并且可以在本文中仅简要地描述一些其他工艺。在一些实施例中，通过运行计算机硬件(诸如图6中的布局生成器600)来实施方法700的至少一部分。
[0120]在操作710，生成电路的布局图案，诸如图1至图5中示出的布局图案。在一些实施例中，电路的布局图案包括用于形成一个以上的半导体器件的一个以上的布局图案。
[0121]例如，在一些实施例中，操作710包括生成与形成电路的第一结构(例如，102或104)相关的第一结构布局图案(操作712)。
[0122]在一些实施例中，操作710进一步包括生成与形成电路的第二结构(例如，102或104)相关的第二结构布局图案(操作714)。在一些实施例中，第一结构布局图案与第二结构布局图案不重叠。
[0123]在一些实施例中，操作710进一步包括生成与形成电路的第一互连结构(例如，106、201、301)相关的第一互连结构布局图案(操作716)。在一些实施例中，第一互连结构布局图案位于第一结构布局图案和第二结构布局图案上方。在一些实施例中，第一互连结构布局图案连接至第一结构布局图案或第二结构布局图案。在一些实施例中，第一互连结构布局图案连接至数据线布局图案或电源线布局图案(例如，108或110)。在一些实施例中，操作710进一步包括生成与形成第一互连部分(例如，106a、202、502)相关的第一互连部分布局图案、与形成第二互连部分(例如，106b、204、302、504)相关的第二互连部分布局图案或与形成第三互连部分(例如，304)相关的第三互连部分布局图案。在一些实施例中，参考公式I至7描述的关系适用于通过方法700生成的一个以上结构。
[0124]在一些实施例中，操作710进一步包括生成与形成电路的第二互连结构(例如，108)相关的第二互连结构布局图案(操作718)。在一些实施例中，第二互连结构布局图案位于第一结构布局图案和第二结构布局图案上方。在一些实施例中，第二互连结构布局图案连接至第一互连结构布局图案。在一些实施例中，第一互连结构布局图案和第二互连结构布局图案位于同一互连层上。在一些实施例中，第一互连结构布局图案和第二互连结构布局图案位于不同的互连层上。在一些实施例中，第一互连结构布局图案通过至少一个通孔布局图案连接至第二互连结构布局图案。在一些实施例中，第一互连部分布局图案和第二互连部分布局图案布置成T形或L形。
[0125]图8是根据一个或多个实施例的制造半导体器件的方法800的流程图。获得如图1所示的产生的半导体器件100。在一些实施例中，可以在图8中示出的方法800之前、期间和/或之后实施额外的操作，并且本文中仅简要地描述一些其他工艺。
[0126]方法800开始于操作802，其中，在绝缘层中形成开口。在一些实施例中，操作802包括在绝缘层中形成第一开口(例如，操作802a)。在一些实施例中，操作802还包括在绝缘层中形成第二开口(例如，操作802b)。在一些实施例中，操作802还包括在绝缘层中形成第三开口(例如，操作802c)。在一些实施例中，当半导体器件不包括第三互连部分(例如，304)时，操作802c是可选的。在一些实施例中，操作802a与操作802b或操作802c中的至少一个操作同时实施。在一些实施例中，操作802a与操作802b或操作802c中的至少一个操作按照顺序实施。在一些实施例中，通过诸如光刻工艺和材料去除工艺的组合的合适的技术形成操作802的绝缘层中的开口。在一些实施例中，光刻工艺包括形成硬掩模、抗反射结构、或其他合适的光刻结构。在一些实施例中，材料去除工艺包括等离子体蚀刻工艺、湿蚀刻工艺、干蚀刻工艺、反应离子蚀刻(RIE)工艺，激光钻孔或其他合适的蚀刻工艺。在一些实施例中，操作802的绝缘层包括适合于将操作804的导电材料与半导体器件的其他部分电绝缘的材料。
[0127]在操作804中，用导电材料填充绝缘层中的开口。在一些实施例中，操作804包括用导电材料填充绝缘层中的第一开口(例如，操作804a)。在一些实施例中，操作804还包括用导电材料填充绝缘层中的第二开口(例如，操作804b)。在一些实施例中，操作804还包括用导电材料填充绝缘层中的第三开口(例如，操作804c)。在一些实施例中，当半导体器件不包括第三互连部分(例如，304)时，操作802c是可选的。在一些实施例中，操作804a与操作804b或操作804c中的至少一个操作同时实施。在一些实施例中，操作804a与操作804b或操作804c中的至少一个操作按照顺序实施。在一些实施例中，导电材料包括铜、钴、铝、钛、镍、钨或其他合适的导电材料中的一种以上。在一些实施例中，利用化学汽相沉积(CVD)、物理汽相沉积(PVD)、溅射、镀、原子层沉积(ALD)或其他合适的形成工艺填充绝缘层中的开口。在一些实施例中，在导电材料和绝缘层之间形成扩散阻挡层。在一些实施例中，操作804还包括平坦化工艺，或其他合适的工艺以去除部分的导电材料。在一些实施例中，平坦化工艺包括平坦化导电材料的顶面，从而使得导电材料的顶面与绝缘层的顶面共面。在一些实施例中，例如，平坦化工艺包括化学机械抛光(CMP)工艺。在一些实施例中，在操作804之后，获得如图1所示的产生的半导体器件100。在一些实施例中，在操作804之后，产生类似于在图2至图5中所示的具有互连结构的半导体器件。
[0128]在操作806中，形成连接至导电材料的通孔(例如，120、122、124、126、206、406)。在一些实施例中，在绝缘层中形成通孔。在一些实施例中，在绝缘层上方形成另一绝缘层，并且在另一绝缘层中形成通孔。在一些实施例中，通过合适的技术形成通孔，诸如操作802或804的步骤的组合。在一些实施例中，操作806是可选的。
[0129]本发明的一个方面涉及一种包括第一互连结构的半导体器件。第一互连结构包括第一互连部分、第二互连部分和第三互连部分。第一互连部分具有宽度和长度。第二互连部分的宽度小于第一互连部分的长度。第二互连部分连接至第一互连部分。第三互连部分的宽度小于第二互连部分的宽度。第三互连部分连接至第二互连部分。
[0130]本发明的另一方面涉及一种集成电路设计系统，其包括非暂时性存储介质和硬件处理器，硬件处理器与非暂时性存储介质通信连接并且配置为执行指令集。非暂时性存储介质编码有半导体器件的布局设计和指令集。布局设计包括与形成半导体器件的第一互连结构相关的第一互连结构布局图案。第一互连结构布局图案包括与形成半导体器件的第一互连部分相关的第一互连部分布局图案，与形成半导体器件的第二互连部分相关的第二互连部分布局图案和与形成半导体器件的第三互连部分相关的第三互连部分布局图案。第一互连部分布局图案具有宽度和长度。第二互连部分布局图案的宽度小于第一互连部分布局图案的长度。第二互连部分布局图案连接至第一互连部分布局图案。第三互连部分布局图案的宽度小于第二互连部分布局图案的宽度。第三互连部分布局图案连接至第二互连部分布局图案。指令集是用于基于原始电路设计和半导体器件的布局设计来生成集成电路布局。
[0131]本发明的又一方面涉及一种制造半导体器件的方法。该方法包括在绝缘层中形成第一开口、在绝缘层中形成第二开口、在绝缘层中形成第三开口和用导电材料填充第一开口、第二开口和第三开口。第一开口具有宽度和长度。第二开口的宽度小于第一开口的长度，并且第二开口连接至第一开口。第三开口的宽度小于第二开口的宽度，并且第三开口连接至第二开口。
[0132]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1.一种半导体器件，包括: 第一互连结构，包括: 第一互连部分，具有宽度和长度； 第二互连部分，所述第二互连部分的宽度小于所述第一互连部分的长度，其中，所述第二互连部分连接至所述第一互连部分；以及 第三互连部分，所述第三互连部分的宽度小于所述第二互连部分的宽度，其中，所述第三互连部分连接至所述第二互连部分。2.根据权利要求1所述的半导体器件，其中，所述第一互连部分的宽度至少大于所述第一互连部分的最小设计宽度的6倍；以及 其中，所述第二互连部分的宽度至少大于所述第一互连部分的最小设计宽度的1.5倍。3.根据权利要求1所述的半导体器件，其中，所述第二互连部分的长度至少大于所述第一互连部分的宽度的三分之一。4.根据权利要求1所述的半导体器件，还包括: 第一结构；以及 第二结构，其中，所述第一结构与所述第二结构不重叠，并且其中，所述第一互连结构位于所述第一结构和所述第二结构上方并且连接至所述第一结构或所述第二结构。5.根据权利要求1所述的半导体器件，还包括:连接至所述第一互连结构的第二互连结构。6.根据权利要求5所述的半导体器件，其中，所述第一互连结构和所述第二互连结构位于同一互连层上。7.根据权利要求6所述的半导体器件，其中，所述第二互连结构包括: 第四互连部分，具有长度；以及 第五互连部分，具有宽度，其中，所述第五互连部分连接至所述第三互连部分和所述第四互连部分，其中，所述第五互连部分的宽度小于所述第四互连部分的长度。8.根据权利要求5所述的半导体器件，其中，所述第一互连结构和所述第二互连结构位于不同的互连层上，并且所述第一互连结构通过至少一个通孔连接至所述第二互连结构。9.一种集成电路设计系统，包括: 非暂时性存储介质，所述非暂时性存储介质配置为存储半导体器件的布局设计和指令集，所述布局设计包括: 第一互连结构布局图案，与形成所述半导体器件的第一互连结构相关，其中，所述第一互连结构布局图案包括: 第一互连部分布局图案，与形成所述半导体器件的第一互连部分相关，其中，所述第一互连部分布局图案具有宽度和长度； 第二互连部分布局图案，与形成所述半导体器件的第二互连部分相关，其中，所述第二互连部分布局图案的宽度小于所述第一互连部分布局图案的长度，并且其中，所述第二互连部分布局图案连接至所述第一互连部分布局图案；以及 第三互连部分布局图案，与形成所述半导体器件的第三互连部分相关，其中，所述第三互连部分布局图案的宽度小于所述第二互连部分布局图案的宽度，其中，所述第三互连部分布局图案连接至所述第二互连部分布局图案； 其中，所述指令集是用于基于原始电路设计和所述半导体器件的所述布局设计来生成集成电路布局；以及 硬件处理器，与所述非暂时性存储介质通信连接并且配置为执行所述指令集。10.一种制造半导体器件的方法，包括: 在绝缘层中形成第一开口，其中，所述第一开口具有宽度和长度； 在所述绝缘层中形成第二开口，其中，所述第二开口的宽度小于所述第一开口的长度，并且所述第二开口连接至所述第一开口； 在所述绝缘层中形成第三开口，其中，所述第三开口的宽度小于所述第二开口的宽度，并且所述第三开口连接至所述第二开口 ；以及 用导电材料填充所述第一开口、所述第二开口和所述第三开口。
【文档编号】H01L21/768GK105895617SQ201510464852
【公开日】2016年8月24日
【申请日】2015年7月31日
【发明人】林建宏, 张新君, 陈秀帆, 邱垂青, 李永辉
【申请人】台湾积体电路制造股份有限公司