一主面、102-第二主面、111-终端区域以及112-器件区域。
【具体实施方式】
[0033]下面结合具体附图和实施例对本实用新型作进一步说明。
[0034]如图1、图2和图3所示:为了有效改善反向恢复特性，提高器件的雪崩能力，以N型超结MOSFET器件为例，本实用新型在所述MOS器件的俯视平面上，包括位于半导体基板上的器件区域112及终端区域111，所述器件区域112位于半导体基板的中心区，终端区域111位于所述器件区域112的外圈并环绕包围所述器件区域112;在所述MOS器件的截面上，所述半导体基板包括位于上方的N型漂移区Ol以及位于下方的N+衬底02，所述N+型衬底02邻接N型漂移区01，N型漂移区01的上表面形成半导体基板的第一主面101，N+衬底02的下表面形成半导体基板的第二主面102;
[0035]在N型漂移区01内设置若干N柱以及P柱，N柱、P柱从半导体基板的第一主面101向指向第二主面102的方向垂直延伸，N柱与P柱在N型漂移区01内呈交替排列分布;所述N柱包括位于器件区域112内的N型器件柱Ilb以及位于终端区域111内的N型终端柱llb，P柱包括位于器件区域112内的P型器件柱21a以及位于终端区域111内的P型终端柱Ila;
[0036]P型器件柱21a内的上部设有P+体区22，P+体区22位于P型器件柱21a内，且P+体区22通过P型器件柱21a与N型漂移区01相隔离;P型器件柱21a的掺杂浓度低于P+体区22的掺杂浓度；
[0037]P型终端柱IIa内设有P+保护区12，所述P+保护区12位于P型终端柱IIa内，且P+保护区12通过P型终端柱Ila与N型漂移区01相隔离;P型终端柱Ila的掺杂浓度低于P+保护区12的掺杂浓度。
[0038]具体地，半导体基板的材料可以为硅等常用的半导体材料，半导体基板的导电类型为N型，N+衬底02的掺杂浓度大于N型漂移区01的掺杂浓度，通过器件区域112能形成超结MOS器件的器件结构，终端区域111用于形成对器件区域113保护的保护结构，器件区域112、终端区域111的功能作用均为本技术领域人员所熟知，此处不再赘述。
[0039]所述超结结构包括在N型漂移区01内的若干相互交替分布的N柱、P柱，N柱、P柱从半导体基板的第一主面101垂直向下延伸，N柱、P柱在N型漂移区01内的深度不大于N型漂移区01的厚度，一般地，N柱、P柱在N型漂移区01内的深度小于N型漂移区01的厚度，超结结构分布在器件区域112以及终端区域111，超结结构在N型漂移区01内的分布状态形式为本技术领域人员所熟知，此处不再赘述。本实用新型实施例中，终端区域111内具有相互交替分布的N型终端柱Ilb以及P型终端柱11a，器件区域112内具有交替分布的N型器件柱21b以及P型终端柱21a，终端区域111内N型终端柱llb、P型终端柱Ila的深度相一致，器件区域112内N型器件柱21b、P型器件柱21a的深度相一致，且N型终端柱llb、P型终端柱lla、N型器件柱21b以及P型器件柱21a在N型漂移区01内也呈N柱、P柱相互交替的分布形式。在具体实施时，N型终端柱Ilb与N型器件柱21b可以具有相同的宽度及深度，N型终端柱Ilb的深度、宽度也可以与N型器件柱21b不同，具体可以根据需要进行选择确定，此处不再赘述。
[0040]P+体区22位于P型器件柱21a内，P+体区22的深度、宽度均不大于P型器件柱21a，从而能使得P+体区22能通过P型器件柱21a与N型漂移区01相隔离。P+保护区12位于P型终端柱Ila内，P+保护区12的深度、宽度不大于P型终端柱11a，从而能使得P+保护区12能通过P型终端柱Ila与N型漂移区01相隔离。P+保护区12可以仅位于邻近器件区域112的P型终端柱Ila内，也可以在所有的P型终端柱Ila内均设置P+保护区12。
[0041 ] 进一步地，在所述MOS器件的截面上，MOS器件的器件区域112采用平面型MOSFET结构，所述平面型MOSFET结构包括位于P+体区22内的N+有源区26，在器件区域112的第一主面101上设有器件栅电极24以及用于包围覆盖所述器件栅电极24的器件绝缘介质层23，在所述器件绝缘介质层23上淀积有源极金属层25，所述源极金属层25与P+体区22以及位于所述P+体区22内的N+有源区26均欧姆接触，源极金属层25通过器件绝缘介质层23与器件栅电极24绝缘隔离。
[0042]本实用新型实施例中，对于平面型MOS器件，即器件区域112的结构采用平面型MOS元胞，在MOS器件的截面上，平面型MOS元胞包括位于P+体区22内的N+有源区26，所述N+有源区26对称分布于P+体区22内。器件栅电极24可以采用导电多晶硅，器件栅电极24位于第一主面101上方，器件栅电极24通过器件绝缘介质层23与第一主面101绝隔离，且器件栅电极24被包裹在器件绝缘介质层23内。器件栅电极24位于N型器件柱21b上方，器件栅电极24的宽度大于N型器件柱21b，器件栅电极24的两端分别延伸至P型器件柱21a内对应相邻N+有源区26的上方，且器件栅电极24只与部分的N+有源区26相交叠，从而能使得上方的源极金属层25在穿过器件绝缘介质层23后能与N+有源区26以及P+体区22欧姆接触。具体实施时，在器件区域112上方且邻近终端区域111的器件栅电极24还延伸进入终端区域111内，此时，器件栅电极24的一端与P型器件柱21a内邻近终端区域111内的N+有源区26，器件栅电极24的另一端覆盖在终端区域111内邻近器件区域112的P型终端柱Ila内P+保护区12的部分区域，器件栅电极24还通过器件绝缘栅介质层23与半导体基板的第一主面101绝缘隔离，即器件栅电极24通过器件绝缘栅介质层23与P+保护区12、N型漂移区01、P型器件柱21a、P型终端柱Ila以及N+有源区23隔离。
[0043]在所述MOS器件的截面上，在终端区域111的第一主面101上覆盖有终端绝缘介质层13，在所述终端绝缘介质层13上设有用于形成栅极的栅极金属层15，所述栅极金属层15与终端绝缘介质层13内的栅极引出体14欧姆接触，所述栅极引出体14与器件栅电极24电连接。
[0044]本实用新型实施例中，终端绝缘介质层13的厚度大于器件绝缘介质层23，终端绝缘介质层13覆盖在半导体基板的第一主面101上，即终端绝缘介质层13覆盖终端区域111内N型终端柱llb、N型器件柱Ila的上端部。为了能够MOS器件的栅极，需要将器件栅电极24引出，栅极金属层15支撑在终端绝缘介质层13上，且与终端绝缘介质层13内的栅极引出体14欧姆接触。一般地，在终端绝缘介质层13内设置终端接触孔，栅极金属层15通过终端接触孔与栅极引出体14欧姆接触。由于栅极引出体14与器件栅电极24电连接，从而能通过栅极金属层15引出后形成栅极端。
[0045]在所述半导体基板的第二主面102上设有漏极金属03，所述漏极金属03与N+衬底02欧姆接触。本实用新型实施例中，通过源极金属层25能将多个MOS器件的元胞并联形成整体，即通过源极金属层能形成MOS器件的源极端，通过器件栅电极24、栅极引出体14以及栅极金属层15的配合能形成MOS器件的栅极端，通过漏极金属03能形成器件的漏极端。源极金属层25、栅极金属层15可以为同一工艺层。
[0046]如图4?图10所示，上述改善反向恢复特性及雪崩能力的超结MOS器件可以通过下述工艺步骤制备得到，具体地，所述超结MOS器件的制造方法包括如下步骤:
[0047]a、提供具有两个相对主面的半导体基板，两个相对主面包括第一主面101以及与所述第一主面101相对应的第二主面102，在第一主面101与第二主面102间包括N型漂移区01以及位于所述N型漂移区01下方的N+衬底02;
[0048]如图4所示，半导体基板为具有N导电类型的半导体材料，半导体基板的材料可以包括硅，当然也可以为其他的常用的半导体材料。N型漂移区01位于半导体基板的上部，N型衬底02位于半导体基板的下部，N型漂移区01邻接N型衬底02，N型漂移区01的上表面形成第一主面101，N型衬底02的下表面形成第二主面102，一般地，N型衬底02的杂质浓度远大于N型漂移区Ol的杂质浓度。
[0049]b、在上述半导体基板的第一主面101上淀积有硬掩膜层04，并选择性地掩蔽和刻蚀所述硬掩膜层04，以得到若干贯通硬掩膜层04的硬掩膜窗口 ；
[0050]如图5所示，所述硬掩膜层为LPTE0S、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅等材质，通过本技术领域常规的技术手段能得到硬掩膜层04，对所述硬掩膜层04选择性地掩蔽和刻蚀的过程也为本技术领域所熟知。对硬掩膜层04刻蚀后，所述硬掩膜窗口包括位于终端区域111的终端硬掩膜窗口 Ilc以及位于器件区域112的器件硬掩膜窗口 21c，具体如图6所示。通过终端硬掩膜窗口 IIc、器件硬掩膜窗口 21c能使得相应的第一主面101裸露。终端硬掩膜窗口 11c、器件硬掩膜窗口 21c可以具有相同或不同的宽度。
[0051]C、利用上述硬掩膜窗口对半导