专利名称：整流器同步信号处理装置的制作方法
技术领域：
本实用新型涉及一种整流器同步信号处理装置。 背条技术同步晶闸管整流器目前广泛应用于电解、电镀、电力等多个行 业。其基本职能是将交流电源转换成直流输出。其中同步晶闸管整流 器电路设计和控制方法经过多年的发展与完善已经基本定型，但是其 中仍然存在一些未如理想的地方。目前，市面上所有的同步晶闹管整流器都采用RC滤波电路和运算放大器对同步信号进行处理。RC滤波 电路有采用一级滤波和多级滤波，其本质上都是一样的，都是希望设 计一个低通滤波器滤除同步信号上的高频干扰信号，获得同步信号中的基波分量。其中存在如下几个问题1、 不同频率的正弦信号通过滤波器所产生的相位移动 是不一样的，这样的一个特性给整流器的控制器设计带来了很大麻烦。2、 由于RC滤波电路的器件参数漂移，多路RC电路之 间的相移特性也是不一致的，会影响整个整流器的性能。3、 RC滤波电路，特别是釆用一级结构的滤波器电路， 往往无法将同步信号上的干扰完全滤除。必须在整流控制器 中进行二次处理。这样以来，不但增大了软件设计的工作量， 而且也给整个控制器的稳定性带来一些不确定因素。 实用新型内容 本实用新型的目的在于提供一种可避免受到器件参数变化 和同步信号频率等不确定因素影响的整流器同步信号处理装 置。本实用新型的目的可通过以下的技术措施来实现 一种整流器同 步信号处理装置，包括同步锁存模块、AD采样模块和用于分离出基 波分量的FPGA芯片，输入的原始同步信号首先经过锁存模块锁存， 锁存模块的输出信号经AD采样模块后把同步信号的模拟量转换成数 字量，经依次分三路转换成数字量的同步信号输入到FPGA芯片中， FPGA芯片最后从该同步信号分离出基波分量，并将此基波分量作为 整流器的同步信号。丰实用新型所述的FPGA芯片设有用于对锁存模块发出定时控制 命令的AD采样控制定时器，当定时器溢出的时候FPGA芯片 通过其控制线脚控制同步锁存模块将三路同步信号进行锁存。本实用新型所述的FPGA芯片中设有用于进行傅立叶变换获取基 波分量的数字信号处理器。本实用新型的FPGA芯片利用其相应控制线脚控制AD采样 模块的多路开关，使其依次选取三路同步信号的每一路信号，然后 FPGA芯片把三路同步信号得到采样后的值推入一个先入先出 缓冲区，利用缓冲区里的数据进行计算，即可获得同步信号 中的基波分量。本实用新型可以作为整个晶闸管整流控制器的一部分，将 整个控制器都做在一个FPGA芯片内，能够有效的减小电路
板的面积和元件数量，并显著的降低成本；同时，本实用新 型采用全数字化设计，不会受到器件参数变化、同步信号频 率、环境温度等不确定因素的影响，具有很强的适应性。
图l为本实用新型的原理框图； 图2为本实用新型同步锁存模块的电路原理图； 图3为本实用新型AD采样模块的电路原理图； 图4为本实用新型FPGA芯片原理图； 图5为含有谐波干扰的输入信号示意图； 图6为经过傅立叶变换处理得到的基波信号示意图。
具体实施方式
如图1所示，本实用新型硬件部份包括同步锁存模块、AD采样 模块和用于分离出基波分量的FPGA芯片，输入的原始同步信号首先 经过锁存模块锁存，锁存模块的输出信号经AD采样模块后把同步信 号的模拟量转换成数字量，经依次分三路转换成数字量的同步信号输 入到FPGA芯片中，FPGA芯片最后从该同步信号分离出基波分量，并 将此基波分量作为整流器的同步信号。本实用新型所述的FPGA芯片设有用于进行傅立叶变换获取基 波分量的数字信号处理器，根据傅立叶算法的要求，采样点必 须将在一个周期内将被测信号N等分。如图2和图3所示，FPGA芯片中设有AD采样控制定时器，当定时器溢出的时候 FPGA首先通过nHold0脚控制锁存模块中U3001 、U3004、U3007
将三路同步信号进行锁存。如图3所示，FPGA芯片然后通过 MUX0一C0N[0:2]脚控制AD采样模块中的八选 一 多路开关 U3102,在三路同步信号中选择一路送到16位AD采样芯片 U3104的V"引脚。接着，如图3和图4所示，FPGA芯片通 过控制U3104的ADCO—nBusy、 ADCO_nCS和ADCO—RnC引脚将 此模拟量转换为数字量。当AD采样模块转换完成，FPGA通 过ADC—D[0:15]读取转换结果。其中FPGA通过MUXO—CON 脚控制多路开关选取另外一路同步信号进行采样，直到采完 所有三相同步信号。本实用新型所述的傅立叶变换算法为根据离散傅立叶变换，任意周期为N的周期序列x(n)， 其指数形式的傅立叶序列如下<formula>formula see original document page 6</formula>其中(CW为序列的参数，<formula>formula see original document page 6</formula>e (2) 由(1)式和(2)式可以得到，在序列x (n)中，基波分量 fl (n)为<formula>formula see original document page 6</formula> (3)下面是用Matlab得到的算法仿真结果，其中如图5所示， 模拟输入的原始同步信号，含有6次谐波谐波和直流分量干
扰，其方程为6 = S/"(2对)+ 0.557w(6 x 2对)+ 0.5其中^'"(2< 部分为基波分量。如图6所示，经过傅立叶变换提取后得到的基波分量， 可以看出两算法是完全吻合的。FPGA芯片将AD采样模块采样得到的值推入一个先入先 出缓冲区，利用缓冲区里的数据按照上述式(3)进行计算， 即可获得同步信号中的基波分量，并将此基波分量作为整流器 的同步信号。
权利要求1、一种整流器同步信号处理装置，其特征在于包括同步锁存模块、AD采样模块和用于分离出基波分量的FPGA芯片，输入的原始同步信号首先经过锁存模块锁存，锁存模块的输出信号经AD采样模块后把同步信号的模拟量转换成数字量，经转换成数字量的同步信号输入到FPGA芯片中，FPGA芯片最后从该同步信号分离出基波分量。
2、 根据权利要求1所述的同步信号处理装置，其特征在于所 述的FPGA芯片设有用于对锁存模块发出定时控制命令的AD采样控 制定时器。
3、 根据权利要求1所述的同步信号处理装置，其特征在于所 述的FPGA芯片设有用于进行傅立叶变换获取基波分量的数字信 号处理器。
4、 根据权利要求1所述的同步信号处理装置，其特征在于所 述的AD采样模块设有用于依次选取三路同步信号中的每路信号进行 采样的多路开关。
专利摘要本实用新型公开一种整流器同步信号处理装置，包括同步锁存模块、AD采样模块和用于分离出基波分量的FPGA芯片，输入的原始同步信号首先经过锁存模块锁存，锁存模块的输出信号经AD采样模块后把同步信号的模拟量转换成数字量，经依次分三路转换成数字量的同步信号输入到FPGA芯片中，FPGA芯片最后从该同步信号分离出基波分量，并将此基波分量作为整流器的同步信号。本实用新型采用全数字化设计，不会受到器件参数变化、同步信号频率、环境温度等不确定因素的影响，具有很强的适应性。
文档编号H02M7/02GK201018421SQ20062015442
公开日2008年2月6日 申请日期2006年12月7日 优先权日2006年12月7日
发明者黄赋光 申请人:广州擎天实业有限公司