静电放电箝制电路的制作方法

专利名称：静电放电箝制电路的制作方法
技术领域：
本发明涉及一种保护电路，且特别涉及一种静电放电的保护电路。
背景技术：
随着科技的进步，电子元件逐渐取代传统机械元件。电子元件不论是在制造过程， 或者是在实际使用中，常因为人体(或机器)接触而使得人体内(或机器内)所累积的静 电发生静电放电(electrostatic discharge，ESD)。由于静电放电产生的电压远高于电子 元件的可承受电压，所以会导致电子元件的功能受损，甚至产生永久性的破坏。此外，电子 元件本身也会累积静电，使得电子元件在组装过程中，因接地而产生静电放电，造成无法预 期的损失。因此，为了避免静电放电造成元件损害，都会采取相对应的措施，以保护电子元 件。图1和图2为已知的静电放电箝制电路图。请参照图1，静电放电箝制电路100采用 电阻电容(RC)时间延迟触发式的架构。其中，电阻R1和电容C1组成RC电路，用于检测静 电放电。P通道金属氧化物半导体(P-channel metal oxide semiconductor, PMOS)晶体 管通道金属氧化物半导体(N-channel metal oxide semiconductor,NM0S)晶体管 Mni组成反相器(invertor) 101，用于控制作为箝制元件的匪OS晶体管Μα。其中节点T3是 反相器101的输出端，耦接至晶体管Mp1的漏极和晶体管Mni的漏极。当静电放电发生于电 源轨线(power rail) Vdd时，在电阻R1的两端点之间产生跨压，使得反相器101的输入端处 于低电位。此时，反相器101输出高电位，导通晶体管Ma形成一个低阻抗路径，将静电放电 电流疏导至电源轨线Vss，以保护后端的核心电路(core circuit) 103。在疏导静电放电电 流的期间，流经电阻R1的电流对电容C1充电。此时反相器101的输入端逐渐被抬升至高电 位，而反相器101输出端逐渐降低为低电位。当电容C1完成充电时，晶体管Mci被关闭。请参照图2，静电放电箝制电路110采用电容耦合触发式的架构。当静电放电发 生于电源轨线Vdd时，静电放电会通过电容C2耦合至晶体管Mc2的栅极，并在电阻R2两端产 生一个跨压，以控制作为箝制元件的NMOS晶体管M。2。此时晶体管M。2被导通以形成一个低 阻抗路径，将静电放电电流疏导至电源轨线Vss。在疏导静电放电电流的期间，通过电阻R2 的放电，晶体管M。2的栅极电压逐渐下降，最后晶体管M。2因其栅极电压被下拉至低电位而关 闭。箝制元件可采用大尺寸的场效应晶体管(big field effect transistor, BIGFET)来实现。由于大尺寸的场效应晶体管具有很大的通道宽度(charmelwidth)，可以 产生足够低的导通电阻，快速地将静电放电电流疏导至电源轨线Vss。请参照图1和图2，为 了有效疏导静电放电电流，电阻R1 R2和电容C1-C2必须采用很大的电阻值和电容值，以 维持晶体管Ma MC2能够保持足够的通道导通时间来疏导静电放电电流，亦即延长RC电路 的时间常数。但是具备过大电阻值和电容值的RC电路，将会导致静电放电箝制电路100和 110遭受到大的噪声时，容易有误触发的问题。同时，具备过大电阻值和电容值的RC电路， 应用在电路布局(layout)时，也需要相当大的布局面积。
4
采用RC时间延迟触发式架构的相关例子可以参考Jimjim Li等人发表于E0S/ESD symp. (2004)记录第 273 279 页的"A Compact, Timed-shutoff, MOSFET-based Power Clamp for On-chip ESD Protection”、James Wesley Miller 等人的美国专利第 5946177 号、Junjun Li 等人发表于 E0S/ESD symp. (2006)记录第 179 185 页的 “Design and Characterizationof a Multi-RC-triggered MOSFET-based Power Clamp for On-chip ESDProtection”，以及 Olivier Quittard 等人发表于 E0S/ESD symp. (2006)记录第 77 86 页的“ESD Protection for High-Voltage CMOS Technologies”。采用电容耦合触发式 架构的相关例子可以参考Jeremy C. Smith的美国专利第7027275B2号，以及Thurman John Rodgers等人的美国专利第0285854A1号。由上述论文或专利可知，为了延长导通箝制元件 的时间，可利用增加检测电路的RC时间常数的方式，或控制电路采取电阻电容充放电的机 制，来延长控制箝制元件通道的导通时间。但是此方式会增加电路在快速电源启动(fast power-on)时误触发的风险，并且将占据较大的布局面积。另外，利用具有反馈机制的控制 电路来实现箝制电路，仍会有因过大的电源噪声(power noise)所造成误触发的风险。此 外，以前述方式设计的静电放电箝制电路，皆需要额外元件来完成检测电路的设计，此部分 也会占据一定的布局面积。

发明内容
本发明提供一种静电放电箝制电路，利用箝制元件的寄生电容来实现检测电路， 并以具有反馈机制的控制电路来延长箝制元件的导通时间，以降低电路布局面积。本发明提出一种静电放电箝制电路，包括第一电阻、第二电阻、第一晶体管、第二 晶体管、以及第三晶体管。第一电阻的第一端点耦接至第一轨线，第二电阻的第二端点耦 接至第二轨线。第一晶体管的控制端点耦接至第二电阻的第一端点，第一晶体管的第一端 点耦接至第一电阻的第二端点，第一晶体管的第二端点耦接至第二轨线。第二晶体管的控 制端点耦接至第一电阻的第二端点，第二晶体管的第一端点耦接至第一轨线，第二晶体管 的第二端点耦接至第二电阻的第一端点。第三晶体管的控制端点耦接至第二电阻的第一端 点，第三晶体管的第一端点耦接至第一轨线，第三晶体管的第二端点耦接至第二轨线。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详 细说明如下。


图1 图2是已知的静电放电箝制电路图。图3是依照本发明一实施例的静电放电箝制电路图。图4A是图3和图1的电源轨线Vdd发生静电放电时的信号模拟图。图4B和图4C是图3的静电放电箝制电路300在电源轨线Vdd发生静电放电时的 部分信号模拟图。图4D是图1的静电放电箝制电路100在电源轨线Vdd发生静电放电时的部分信号 模拟图。图5A是图3和图1的电源轨线Vdd在快速电源启动时的信号模拟图。图5B和图5C是图3的静电放电箝制电路300在快速电源启动时的部分信号模拟
5图。
图。

图。拟图。
图5D是图1的静电放电箝制电路100在快速电源启动时的部分信号模拟图。 图6是依照本发明一实施例的静电放电箝制电路图。 图7A是图6的电源轨线Vdd在发生静电放电时的信号模拟图。 图7B和图7C是图6的静电放电箝制电路400在发生静电放电时的部分信号模拟
图8A是图6的电源轨线Vdd在快速电源启动时的信号模拟图。 图8B和图8C是图6的静电放电箝制电路400在快速电源开动时的部分信号模拟
图9是依照本发明一实施例的静电放电箝制电路图。
图IOA是图9的电源轨线Vdd在遭受噪声干扰时的信号模拟图。
图IOB和图IOC是图9的静电放电箝制电路301在遭受噪声干扰时的部分信号模
图11 图14是依照本发明一实施例的静电放电箝制电路图。
图15A是依照本发明一实施例的第一二极管单元的电路图。
图15B是依照本发明另一实施例的第二二极管单元的电路图。
主要元件符号说明
100、110:静电放电箝制电路
101 反相器
103 核心电路
300 305 静电放电箝制电路 311、313 二极管单元 400、401 静电放电箝制电路 411,413 二极管单元 500:静电放电箝制电路
C
C9
C3 D1
Ri
Mci Mc4 MNI MPI
C5
D8 R6
^Mc3
电容
寄生电容 二极管 电阻
NMOS晶体管 Mc5 =PMOS晶体管 Mn3 =NMOS晶体管 Mp3 =PMOS晶体管 Q1、Q2 =NMOS 晶体管 Q3> Q4 =PMOS 晶体管 ti t13 时间点 T1 T7 节点 Vdd、Vss 电源轨线 Vthn:临界电压
具体实施例方式图3是依照本发明一实施例的静电放电箝制电路图。请参照图3，静电放电箝制电 路300包括第一电阻R3、第二电阻R4、第一晶体管Mn2、第二晶体管MP2、以及第三晶体管MC3。 在本实施例中，第一晶体管Mn2是NMOS晶体管，第二晶体管Mp2是PMOS晶体管，第三晶体管 Mc3是η通道(n-charmel)大尺寸的场效应晶体管(BIGFET)，然而本发明并未限定于此。电 阻R3的第一端点耦接至第一轨线(例如电源轨线Vdd)，电阻R4的第二端点耦接至第二轨 线(例如电源轨线Vss)。在此实施例中虽将静电放电箝制电路300配置在电源轨线Vdd与 Vss之间，然而本领域技术人员可以依据本实施例的教示而类推应用至各种不同的轨线。晶体管Mn2的控制端点(例如栅极)耦接至电阻R4的第一端点，晶体管Mn2的第 一端点(例如漏极)耦接至电阻R3的第二端点，晶体管Mn2的第二端点(例如源极)耦 接至电源轨线Vss。晶体管Mp2的控制端点(例如栅极)耦接至电阻R3的第二端点，晶体 管Mp2的第一端点(例如源极)耦接至电源轨线VDD，晶体管Mp2的第二端点(例如漏极) 耦接至电阻R4的第一端点。晶体管Mc3的控制端点(例如栅极)耦接至电阻R4的第一端 点，晶体管Mc3的第一端点(例如漏极)耦接至电源轨线VDD，晶体管Mc3的第二端点(例 如源极)耦接至电源轨线Vss。由于作为箝制元件的晶体管M。3具有较大的通道宽度，在晶体管M。3的栅极和漏极 之间存在一个较大的寄生电容C3,因此寄生电容C3和电阻R4形成电容耦合触发式架构。图 4A是图3和图1中在电源轨线Vdd发生静电放电时的信号模拟图。请参照图4A，在此假设 在未获得电源供应的情况下，在时间点、时，静电放电发生于电源轨线VDD。在时间点、时， 电源轨线Vdd的电压被静电拉升至3伏特，上升时间为5纳秒。在时间点t3时，静电放电结 束ο图4B和图4C是图3的静电放电箝制电路300在电源轨线Vdd发生静电放电时的 部分信号模拟图。请同时参照图3和图4A 图4C，当静电放电发生于电源轨线Vdd时(时 间点、)，节点T2的电压瞬间也被拉升(如图4C所示)。电源轨线Vdd的电压被快速拉升 时，静电放电电压经由寄生电容C3耦合到晶体管Mra的栅极，此时节点T1的电压也随之迅速 上升(如图4B所示)。其中，电阻R4使得晶体管Mn2的栅极和源极之间的跨压大于其临界 电压(threshold voltage)，导致晶体管Mn2被导通。在晶体管Mn2被导通后，节点T2的电压 被下拉至电源轨线Vss的电位(假设是0伏特)，如图4C所示。晶体管Mn2被导通而产生的 电流流经电阻R3，在晶体管Mp2的源极和栅极之间产生一跨压。当晶体管Mp2的源极和栅极 之间的跨压大于晶体管Mp2的临界电压时，晶体管Mp2被导通而拉升晶体管Mc3的栅极电压。 当晶体管Mra的源极和栅极之间的跨压大于其临界电压Vthn时，晶体管Mc3形成一个低阻抗 路径，将静电放电电流自电源轨线Vdd疏导至电源轨线Vss。同样地，晶体管Mn2因其栅极电压被拉升而产生更大的电流流经电阻R3,致使晶体 管Mp2的源极和栅极之间的跨压更大，进一步地拉升晶体管Mra的栅极电压，使在电源轨线 Vdd的静电放电电流被加速疏导至电源轨线Vss。换句话说，电阻R3、电阻R4、晶体管MN2、以及 晶体管Mp2组成一个反馈机制，依据静电放电的发生，来导通晶体管Mra ；亦即静电放电发生 的时间长短，决定晶体管Mra的导通时间。当静电放电结束时(时间点t3)，节点T1的电压随着电源轨线Vdd的电压而下降
7(如图4B所示)。晶体管Mn2的栅极和源极之间的跨压减小，使得晶体管Mp2的栅极和源极 之间的跨压也随之减小，并且逐渐关闭晶体管Mra的通道。最后晶体管MN2、MP2和Mra无法维 持导通，此时电源轨线Vdd与Vss 二者的电压电平趋于一致(亦即0伏特)。反观传统静电放电箝制电路，其晶体管的通道无法在静电放电发生的期间维持长 时间开启的状态。图4D是图1的静电放电箝制电路100在电源轨线Vdd发生静电放电时的 部分信号模拟图。请同时参照图1、图4A和图4D，当电源轨线Vdd的电压被静电拉升至3伏 特时(时间点、 t2)，电阻R1使得反相器101的输入端维持在低电位，因此节点T3的电 压被拉升至高电位，也就是将近3伏特。之后随着电容C1开始充电，反相器101输入端的 电压逐渐上升，而节点T3的电压逐渐下降。当节点T3的电压低于晶体管Ma的临界电压Vthn 时，晶体管Ma的通道无法维持开启的状态。因此，传统静电放电箝制电路100可能会在静 电放电结束前提早关闭晶体管Μα，而使核心电路103面临静电放电的冲击。换句话说，传 统静电放电箝制电路100中RC电路的时间常数必须增加，才能有效地疏导静电放电电流。图5Α是图3和图1的电源轨线Vdd在快速电源启动时的信号模拟图。请参照图 5Α，在时间点t4时电源快速启动，假设电源轨线Vdd的电压在时间点t5被拉升至1. 2伏特， 上升时间为10纳秒。图5B和图5C是图3的静电放电箝制电路300在快速电源启动时的 部分信号模拟图。请参照图3和图5A 图5C，当电源轨线Vdd的电压快速上升时，因寄生 电容C3的耦合效应，节点T1的电压也随之上升，但仍维持在晶体管Mra的临界电压Vthn之下 (如图5B所示)。由于节点T1的电压不足以驱动晶体管Mn2，使得晶体管Mn2依旧保持关闭 状态，因此节点T2的电压会随着电源轨线Vdd的电压增加而上升(如图5C所示)。节点T2 的电压几乎保持与电源轨线Vdd的电压一致，使得晶体管Mp2依旧保持关闭状态。在电源轨 线Vdd上升至1.2伏特稳定电压之后，节点T1的电压趋向于电源轨线Vss的电压电平，亦即 0伏特。相较之下，请参照图1、图5A和图5D，当电源轨线Vdd的电压快速上升时，节点T3 的电压已经超过晶体管Ma的临界电压Vthn，导致晶体管Ma被误触发而导通。换句话说，RC 电路的时间常数必须减小，才能有效地避免静电放电箝制电路100被误触发。因此，在快速 电源启动的情况下，静电放电箝制电路300具备避免被误触发的能力。图6是依照本发明一实施例的静电放电箝制电路图。请参照图6，静电放电箝制电 路400包括第一电阻R5、第二电阻R6、第一晶体管Mp3、第二晶体管MN3、以及第三晶体管Mc4。 在本实施例中，第一晶体管Mp3是PMOS晶体管，第二晶体管Mn3是NMOS晶体管，第三晶体管 Mc4是ρ通道(p-charmel)大尺寸的场效应晶体管，然而本发明并未限定于此。电阻R5的第 一端点耦接至第一轨线(例如电源轨线Vss)，电阻R6的第二端点耦接至第二轨线(例如 电源轨线Vdd)。晶体管Mp3的控制端点(例如栅极)耦接至电阻R6的第一端点，晶体管Mp3 的第一端点(例如漏极)耦接至电阻R5的第二端点，晶体管Mp3的第二端点(例如源极) 耦接至电源轨线VDD。晶体管Mn3的控制端点(例如栅极)耦接至电阻R5的第二端点，晶体 管Mn3的第一端点(例如源极)耦接至电源轨线Vss，晶体管Mn3的第二端点(例如漏极) 耦接至电阻R6的第一端点。晶体管Mw的控制端点(例如栅极)耦接至电阻R6的第一端 点，晶体管Mc4的第一端点(例如漏极)耦接至电源轨线Vss，晶体管Mc4的第二端点(例 如源极)耦接至电源轨线VDD。其中，作为箝制元件的晶体管Mw具有较大的通道宽度。因此，在晶体管M。4的栅极
8和漏极之间存在一个较大的寄生电容C4,电阻R6和寄生电容C4形成RC时间延迟触发式架 构。图7A是图6的电源轨线Vdd在发生静电放电时的信号模拟图。请参照图7A，在此假设 在未获得电源供应的情况下，在时间点、时，静电放电发生于电源轨线VDD。在时间点〖7时， 电源轨线Vdd的电压被静电拉升至3伏特，上升时间为5纳秒。在时间点t8时，静电放电结
束ο图7B和图7C是图6的静电放电箝制电路400在发生静电放电时的部分信号模拟 图。请同时参照图6和图7A 图7C，当静电放电发生于电源轨线Vdd时(时间点t6)，因RC 电路的延迟作用，寄生电容C4使得节点T5的电压处于低电位，而使得晶体管Mp3导通。因 此，在时间点t6至t6’期间，节点T4与T5的电压均会随着电源轨线Vdd的电压电平而上升 (如图7B、图7C所示)。被导通的晶体管Mp3所产生的电流流经电阻&，在晶体管Mn3的栅 极和源极之间产生一跨压。当此跨压(即节点T4的电压)超过晶体管Mn3的临界电压Vthn 时，也就是在时间点t6’，晶体管Mn3会被导通，使得节点T5的电压(即晶体管Mc4的栅极电 压)被下拉至接近电源轨线Vss的电压电平(如图7C所示)。因此，晶体管Mc4形成一个低 阻抗路径，将静电放电电流自电源轨线Vdd疏导至电源轨线Vss。晶体管Mp3因其栅极处于低电位而产生更大的电流，致使晶体管Mn3的栅极和源极 之间的跨压更大，进一步地下拉晶体管Mc4的栅极，使静电放电电流被加速疏导至电源轨线 Vss。换句话说，电阻R5、电阻R6、晶体管MN3、以及晶体管Mp3组成一个反馈机制，依据静电放 电的发生，来导通晶体管Mc4。亦即，静电放电发生的时间长短，决定晶体管Mw的导通时间。当静电放电结束时(时间点t8)，节点T4的电压随着电源轨线Vdd的电压而下降 (如图7B所示)。晶体管Mn3的栅极和源极之间的跨压减小，使得晶体管Mp3的栅极和源极 之间的跨压也随之减小，并且逐渐关闭晶体管Mc4的通道。最后晶体管MP3、MN3和Mc4无法维 持导通，此时电源轨线Vdd与Vss 二者的电压电平趋于一致(亦即0伏特)。图8A是图6的电源轨线Vdd在快速电源启动时的信号模拟图。请参照图8A，假设 在时间点t9时电源快速启动，电源轨线Vdd的电压在时间点t1(l被拉升至1. 2伏特，上升时 间为10纳秒。图8B和图8C是图6的静电放电箝制电路400在快速电源启动时的部分信 号模拟图。请同时参照图6、图8A 图8C，当电源轨线Vdd的电压快速上升时(时间点t9 t10)，由于节点T5的电压可追上电源轨线Vdd的电压(如图8C所示)，使得晶体管Mp3与晶 体管Mc4通道关闭。在晶体管Mp3保持关闭的状态下，节点T4的电压可以保持低于临界电压 VTHN，进而使晶体管Mn3保持关闭。因此，在快速电源启动的情况下，静电放电箝制电路400 具备避免被误触发的能力。在正常应用下，也就是在电源轨线Vdd获得电源供应的情况下，上述静电放电箝制 电路300与400均具有相当程度的噪声干扰容忍能力，并不会误触发晶体管Mc3与M。4而发 生电源轨线Vdd与Vss 二者彼此短路的现象。然而，当静电放电箝制电路遭遇到很大的噪声 干扰(或者是静电放电)而触发时，在噪声干扰消失以后，静电放电箝制电路可能会发生闩 锁(latch-on)现象。请参照图6，假设在电源轨线Vdd获得电源供应的情况下，静电放电箝 制电路400遇到噪声时，在电阻R6两端产生一跨压而导通晶体管MP3，此时晶体管Mn3依据静 电放电箝制电路400的反馈机制而被导通，晶体管Mc4被驱动而导通。当噪声消失以后，由 于电源轨线Vdd的电压可以支持反馈机制持续运作，导致晶体管Mw持续处于导通状态，此即 为闩锁现象。
9
图9为依照本发明一实施例的静电放电箝制电路图。请参照图3和图9，静电放 电箝制电路301和静电放电箝制电路300相似，因此以下仅就两者相异部分进行说明。请 参照图9，静电放电箝制电路301还包括第一二极管单元311。在本实施例中，二极管单元 311为两个二极管D1和D2互相串接而成的二极管串，但本发明并非限定于此。二极管D1的 阳极端点耦接至电阻R3的第二端点，二极管D1的阴极端点耦接至二极管D2的阳极端点，二 极管D2的阴极端点耦接至晶体管Mn2的漏极。本领域技术人员可依照本实施例的说明，在 实际应用中相对应地修改二极管的数量。例如，假设二极管D1和D2的开启(turn-on)电压 是0.6伏特，则二极管单元311的开启电压是1.2(0. 6x 2)伏特。当施加一个大于1. 2伏 特的顺向偏压(forward bias)在二极管单元311的两端时，二极管单元311将被导通。在 本实施例中，二极管单元311的开启电压大于等于电源轨线Vdd的工作电压。以下将说明如 何利用此一物理特性来避免闩锁现象。图IOA是图9的电源轨线Vdd在遭受噪声干扰时的信号模拟图。在此假设于时间 点tn时，电源轨线Vdd遭遇噪声干扰，电源轨线Vdd的电压从1. 2伏特被拉升到3伏特(时 间点t12)，电压上升时间为3纳秒。图IOB和IOC是图9的静电放电箝制电路301在遭受 噪声干扰时的部分信号模拟图。当静电放电箝制电路301遭遇噪声干扰而被触发运作时， 因为电容C3的耦合效应启动静电放电箝制电路301的反馈机制。在时间点tn t12期间， 当节点T7的电压大于二极管单元311的开启电压时(如图IOC所示)，致使节点T6的电压 也随之升高(如图IOB所示)以驱动晶体管Mc3t5在时间点t12至t13期间，利用二极管单元 311的顺向偏压物理特性，节点T7的电压可以约略维持于1. 5伏特附近。在噪声消失之后(时间点t13)，电源轨线Vdd的电压回复至1. 2伏特，此时通过二 极管单元311的特性，节点T7的电压可以约略等于电源轨线Vdd的电压。因为在电源轨线 Vdd的电压回复至1. 2伏特后，晶体管Mp2的源极和栅极之间的跨压低于其临界电压，使得晶 体管Mp2会被关闭，进而使节点1~6的电压被下拉(如图IOB所示)。因此，在噪声消失之后， 晶体管Mra的通道也随之关闭。依据上述的说明，本发明所述的静电放电箝制电路可以其他方式来实现。图11为 依照本发明一实施例的静电放电箝制电路图。请参照图3和图11，静电放电箝制电路303 的运作和静电放电箝制电路300相似。请参照图11，静电放电箝制电路303还包括第二二 极管单元313。二极管单元313为两个二极管D3和D4互相串接而成的二极管串，但本发明 并未限定于此。二极管D3的阳极端点耦接至晶体管Mp2的漏极，二极管D3的阴极端点耦接 至二极管D4的阳极端点，二极管D4的阴极端点耦接至电阻R4的第一端点。当静电放电箝 制电路303遭受噪声干扰而被触发运作时，晶体管Mra被驱动而导通。当噪声消失时，因为 二极管单元313的压降，导致晶体管Mn2的栅极电压下降而低于其临界电压。晶体管Mn2因 为其栅极电压小于临界电压而被关闭，使得静电放电箝制电路303的反馈机制无法维持运 作而关闭晶体管M。3。因此，静电放电箝制电路303可以回复到未被触发前的状态。图12为依照本发明一实施例的静电放电箝制电路图。请参照图3和图12，静电放 电箝制电路305的运作和静电放电箝制电路300相似。请参照图12，其中静电放电箝制电 路305还包括第一二极管单元311和第二二极管单元313。当静电放电箝制电路305遭受 噪声干扰而被触发运作时，晶体管Mra被驱动而导通。当噪声消失时，通过二极管单元311 与313的特性，晶体管Mp2的栅极电压可以接近于电源轨线Vdd的电压，而晶体管Mn2的栅极
10电压可以接近于电源轨线Vss的电压。晶体管Mn2与Mp2因为其栅极与源极之间的跨压小于 临界电压而被关闭，因此静电放电箝制电路305的反馈机制无法维持运作，晶体管Mra的通 道也随之关闭。图13是依照本发明一实施例的静电放电箝制电路图。请参照图6和图13，静电 放电箝制电路401的运作和静电放电箝制电路400相似。请参照图13，其中静电放电箝制 电路401还包括第一二极管单元411和第二二极管单元413。二极管单元411为两个二极 管D5和D6互相串接而成的二极管串，而二极管单元413为两个二极管D7和D8互相串接而 成的二极管串，但本发明非限定于此。二极管D5的阳极端点耦接至晶体管Mp3的漏极，二极 管仏的阴极端点耦接至二极管D6的阳极端点，二极管D6的阴极端点耦接至电阻R5的第二 端点。二极管D7的阳极端点耦接至电阻R6的第一端点，二极管D7的阴极端点耦接至二极 管D8的阳极端点，二极管D8的阴极端点耦接至晶体管Mn3的漏极。在静电放电箝制电路401受到噪声干扰而被触发后，晶体管M。4被导通以疏导噪 声。当噪声消失时，通过二极管单元411与413的特性，晶体管Mp3的栅极电压可以接近于 电源轨线Vdd的电压，而晶体管Mn3的栅极电压可以接近于电源轨线Vss的电压。晶体管Mn3 与Mp3因为其栅极与源极之间的跨压小于临界电压而被关闭，因此静电放电箝制电路401的 反馈机制无法维持运作，晶体管Mw的通道也随之关闭。在其他实施例中，静电放电箝制电路401内的二极管单元411与413可以择一省 略。二极管单元411与413内的二极管数量可依设计需求而决定。图14是依照本发明一实施例的静电放电箝制电路图。请参照图12和图14，静电 放电箝制电路500的运作和静电放电箝制电路305相似。请参照图14，其中静电放电箝制 电路500还包括第四晶体管M。5。在本实施例中，第四晶体管M。5是ρ通道大尺寸的场效应 晶体管，然而本发明并未限定于此。晶体管M。5的第一端点(例如源极)耦接至电源轨线 Vdd,晶体管Mc5的第二端点(例如漏极)耦接至电源轨线Vss，晶体管Mc5的控制端点(例 如栅极)耦接至电阻R3的第二端点。其中，作为箝制元件的晶体管M。5具有较大的通道宽 度，因此在晶体管Mc5的栅极和漏极之间存在一个较大的寄生电容C5。电阻R3和寄生电容 C5形成RC时间延迟触发式架构，可加强检测静电放电的发生，以及疏导静电放电电流至电 源轨线Vss。例如，在静电放电事件发生时，静电放电箝制电路500可被触发动作，由电阻R3、 电阻R4、晶体管Mn2、以及晶体管Mp2所组成的反馈机制开始运作，使得晶体管仏3和晶体管Mc5 可导通以疏导静电放电电流。在静电放电箝制电路500受到过大噪声干扰而被误触发后，由电阻R3、电阻R4、晶 体管MN2、以及晶体管Mp2所组成的反馈机制开始运作，使得晶体管Mc3和晶体管Mc5被驱动而 导通。当噪声消失时，通过二极管单元311和二极管单元313的特性，晶体管Mp2的栅极电 压可以接近于电源轨线Vdd的电压，而晶体管Mn2的栅极电压可以接近于电源轨线Vss的电 压。晶体管Mn2与Mp2因为其栅极与源极之间的跨压小于临界电压而被关闭，因此可以停止 静电放电箝制电路500的反馈机制，晶体管Mra和晶体管Mc5的通道也随之关闭。在其他实施例中，静电放电箝制电路500内的二极管单元311与313可以择一省 略。或者，可以将二极管单元311与313全部省略。此外，在某些实施例中，图9、图11、图12、图13与图14所示的二极管单元可以其 他的方式实施。例如，用晶体管接成diode connection结构来实施图9、图11、图12、图13
11或图14所示的二极管。以下以图12中二极管单元311作为说明例，而二极管单元313或 其他图式所示二极管单元均可以参照二极管单元311的说明实施。图15A是依照本发明一实施例说明图12的二极管单元311的电路图。请参照图 15A，二极管单元311包括二极管D1和D2。在本实施例中，用NMOS晶体管Q1与Q2接成diode connection结构以分别实现二极管D1和D2。也就是说，晶体管Q1的第一端点(例如漏 极)作为二极管D1的第一端点(例如阳极)，晶体管Q1的第二端点(例如源极)作为二 极管D1的第二端点(例如阴极)，而晶体管Q1的控制端点(例如栅极)耦接至晶体管Q1 的漏极。相类似地，晶体管Q2的第一端点(例如漏极)作为二极管D2的第一端点(例如 阳极)，晶体管Q2的第二端点(例如源极)作为二极管D2的第二端点(阴极)，而晶体管 Q2的控制端点(例如栅极)耦接至晶体管Q2的漏极。图15B是依照本发明另一实施例的二极管单元311的电路图。请参照图15B， 二极管单元311包括二极管D3和D4。在本实施例中，用PMOS晶体管Q3与Q4接成diode connection结构以分别实现二极管D1和D2。也就是说，晶体管Q3的第一端点(例如漏 极)作为二极管D1的第一端点(例如阴极)，晶体管Q3的第二端点(例如源极)作为二 极管D1的第二端点(例如阳极)，而晶体管Q3的控制端点(例如栅极)耦接至晶体管Q3 的漏极。此外，晶体管Q4的第一端点(例如漏极)作为二极管D2的第一端点(例如阴 极)，晶体管Q4的第二端点(例如源极)作为二极管D2的第二端点(阳极)，而晶体管Q4 的控制端点(例如栅极)耦接至晶体管Q4的漏极。因此，本领域技术人员，可依据图15A或图15B的说明，对应地修改图9和图11 图14的第一二极管单元311、第二二极管单元313、第一二极管单元411或第二二极管单元 413。综上所述，在本发明的一实施例中，上述静电放电箝制电路还包括第一二极管单 元。第一二极管单元耦接于第一电阻的第二端点与第一晶体管的第一端点之间。在本发明的一实施例中，上述第一二极管单元包括多个二极管相互串接而成第 一二极管串，其中第一二极管串的二端分别耦接至第一晶体管的第一端点与第一电阻的第 二端点。在本发明的一实施例中，上述静电放电箝制电路还包括第二二极管单元。第二二 极管单元耦接于第二晶体管的第二端点与第二电阻的第一端点之间。在本发明的一实施例中，上述第二二极管单元包括多个二极管相互串接而成第 二二极管串，其中第二二极管串的二端分别耦接至第二晶体管的第二端点与第二电阻的第 一端点。在本发明的一实施例中，上述静电放电箝制电路还包括第四晶体管。第四晶体管 的控制端点耦接至第一电阻的第二端点，第四晶体管的第一端点耦接至第一轨线，第四晶 体管的第二端点耦接至第二轨线。以第三晶体管的寄生电容和第二电阻作为检测机制，当检测到静电放电发生于第 一轨线时，触发以第一电阻、第二电阻、第一晶体管和第二晶体管组成的反馈机制，来导通 作为箝制元件的第三晶体管，将第一轨线上的静电放电电流疏导至第二轨线，以防止静电 放电电流破坏核心电路。同时，此一反馈机制在快速电源启动时，具有抵抗误触发的能力。 第四晶体管的寄生电容和第一电阻也可以作为检测机制，并可加速疏导静电放电电流。当
12静电放电箝制电路遭受噪声干扰时，可通过第一二极管单元和第二二极管单元，避免反馈 机制发生闩锁现象。此外，在本实施例中的静电放电箝制电路只需要少数元件即可实施，可 减少电路布局的面积。 虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员，在 不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附 权利要求书所界定者为准。
1权利要求
一种静电放电箝制电路，其特征在于该静电放电箝制电路包括第一电阻，该第一电阻的第一端点耦接至第一轨线；第二电阻，该第二电阻的第二端点耦接至第二轨线；第一晶体管，该第一晶体管的控制端点耦接至该第二电阻的第一端点，该第一晶体管的第一端点耦接至该第一电阻的第二端点，该第一晶体管的第二端点耦接至该第二轨线；第二晶体管，该第二晶体管的控制端点耦接至该第一电阻的第二端点，该第二晶体管的第一端点耦接至该第一轨线，该第二晶体管的第二端点耦接至该第二电阻的第一端点；以及第三晶体管，该第三晶体管的控制端点耦接至该第二电阻的第一端点，该第三晶体管的第一端点耦接至该第一轨线，该第三晶体管的第二端点耦接至该第二轨线。
2.如权利要求1所述的静电放电箝制电路，其特征在于该第一晶体管为NMOS晶体管， 该第二晶体管为PMOS晶体管，该第三晶体管为NMOS晶体管。
3.如权利要求1所述的静电放电箝制电路，其特征在于该第一晶体管为PMOS晶体管， 该第二晶体管为NMOS晶体管，该第三晶体管为PMOS晶体管。
4.如权利要求1所述的静电放电箝制电路，其特征在于该第三晶体管为大尺寸的场效 应晶体管。
5.如权利要求1所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括 第四晶体管，该第四晶体管的控制端点耦接至该第一电阻的第二端点，该第四晶体管的第一端点耦接至该第一轨线，该第四晶体管的第二端点耦接至该第二轨线。
6.如权利要求5所述的静电放电箝制电路，其特征在于该第一晶体管为NMOS晶体管， 该第二晶体管为PMOS晶体管，该第三晶体管为NMOS晶体管，该第四晶体管为PMOS晶体管。
7.如权利要求5所述的静电放电箝制电路，其特征在于该第三晶体管与该第四晶体管 为大尺寸的场效应晶体管。
8.如权利要求5所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括 第一二极管单元，耦接于该第一电阻的第二端点与该第一晶体管的第一端点之间。
9.如权利要求8所述的静电放电箝制电路，其特征在于该第一二极管单元包括多个二 极管相互串接而成第一二极管串，其中该第一二极管串的二端分别耦接至该第一晶体管的 第一端点与该第一电阻的第二端点。
10.如权利要求9所述的静电放电箝制电路，其特征在于这些二极管是以晶体管实现。
11.如权利要求8所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括 第二二极管单元，耦接于该第二晶体管的第二端点与该第二电阻的第一端点之间。
12.如权利要求5所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括 第二二极管单元，耦接于该第二晶体管的第二端点与该第二电阻的第一端点之间。
13.如权利要求12所述的静电放电箝制电路，其特征在于该第二二极管单元包括多个 二极管相互串接而成第二二极管串，其中该第二二极管串的二端分别耦接至该第二晶体管 的第二端点与该第二电阻的第一端点。
14.如权利要求13所述的静电放电箝制电路，其特征在于这些二极管是以晶体管实现。
15.如权利要求1所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括2第一二极管单元，耦接于该第一电阻的第二端点与该第一晶体管的第一端点之间。
16.如权利要求15所述的静电放电箝制电路，其特征在于该第一二极管单元包括多个 二极管相互串接而成第一二极管串，其中该第一二极管串的二端分别耦接至该第一晶体管 的第一端点与该第一电阻的第二端点。
17.如权利要求16所述的静电放电箝制电路，其特征在于这些二极管是以晶体管实现。
18.如权利要求15所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括第二二极管单元，耦接于该第二晶体管的第二端点与该第二电阻的第一端点之间。
19.如权利要求1所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括 第二二极管单元，耦接于该第二晶体管的第二端点与该第二电阻的第一端点之间。
20.如权利要求19所述的静电放电箝制电路，其特征在于该第二二极管单元包括多个 二极管相互串接而成第二二极管串，其中该第二二极管串的二端分别耦接至该第二晶体管 的第二端点与该第二电阻的第一端点。
21.如权利要求20所述的静电放电箝制电路，其特征在于这些二极管是以晶体管实现。
22.如权利要求1所述的静电放电箝制电路，其特征在于该第一轨线与该第二轨线为 电源轨线。全文摘要
一种静电放电箝制电路，包括第一电阻、第二电阻、第一晶体管、第二晶体管和第三晶体管。第三晶体管作为静电放电箝制电路的箝制元件。第三晶体管的寄生电容和第二电阻组成检测机制，用以检测静电放电。第一电阻、第二电阻、第一晶体管和第二晶体管组成的反馈机制，用于导通第三晶体管以疏导静电放电电流。
文档编号H02H9/02GK101908759SQ20091014705
公开日2010年12月8日 申请日期2009年6月8日 优先权日2009年6月8日
发明者叶致廷, 梁咏智, 陈世宏 申请人:财团法人工业技术研究院