专利名称：静电保护结构的制作方法
技术领域：
本发明涉及半导体静电保护技术，特别涉及一种静电保护结构。
背景技术：
作为静电保护结构，硅控整流器(SCR)中寄生的三极管比金属-氧化物-半导体场效应管(MOSFET)有着更强的静电泄放能力，一般硅控整流器的静电泄放能力是MOSFET的5 7倍。图I所示为现有高触发电压硅控整流器的剖面结构示意图。在图I中，P+/高压N阱/高压P阱形成的寄生PNP管Vbp的集电极同时也是N+/高压P阱/高压N阱形成的寄生NPN管Vbn的基极；同样，N+/高压P阱/高压N阱形成的寄生NPN管Vbn的集电极也是P+/高压N阱/高压P阱形成的寄生PNP管Vbp的基极。图I中的寄生NPN管Vbn和PNP管Vbp组成的等效电路如图2所不。从图I和图2中可以看出，由P+/闻压N讲/闻压P阱形成的寄生PNP管Vbp和N+/高压P阱/高压N阱形成的寄生NPN管Vbn共同组成的硅控整流器的触发电压为高压N阱/高压P阱的反向击穿电压。通常高压N阱/高压P阱结的反向击穿电压比较高，因此，这种结构的应用受到了很大的限制。另外，由于硅控整流器本身开启后寄生NPN管和PNP管相互实现电流放大的正反馈，导致其导通电阻很低，放大倍数很大，发生骤回后的维持电压就会很低，一般在2 5V之间。而高压电路的正常工作电压远远在此之上，因此使用硅控整流器做高压静电保护电路，也易引发栓锁效应，且不易恢复。
发明内容
本发明要解决的技术问题是提供一种静电保护结构，能方便有效地调节静电保护的触发电压，能有效的避免拴锁效应的发生而导致的拴锁测试失效问题，并且静电放电能力强。为解决上述技术问题，本发明的静电保护结构，包含一 N阱，一 P阱，此两个阱相邻;所述N阱中，形成有第一 P+扩散区、第二 P+扩散区、第一 N+扩散区、第二 N+扩散区，所述第一 N+扩散区和第二 N+扩散区位于第一 P+扩散区和第二 P+扩散区两边，所述第
一P+扩散区、第二 P+扩散区构成一 PMOS管，第一 P+扩散区、第二 P+扩散区分别作为该PMOS管的漏和源极，第一 P+扩散区、第二 P+扩散区之间的沟道区上方形成有该PMOS管的栅极；N阱中所述二 P+扩散区其中之一、所述二 N+扩散区其中之一同所述PMOS管的栅极短接用于接静电端；所述P阱中，形成有第三P+扩散区、第四P+扩散区、第三N+扩散区、第四N+扩散区，所述第三P+扩散区和第四P+扩散区位于第三N+扩散区和第四N+扩散区两边，所述第三N+扩散区、第四N+扩散区构成一 NMOS管，第三N+扩散区、第四N+扩散区分别作为该NMOS管的漏和源极，第三N+扩散区、第四N+扩散区之间的沟道区上方形成有该NMOS管的栅极；P阱中所述二 N+扩散区其中之一、所述二 P+扩散区其中之一同所述NMOS管的栅极短接用于接地端；所述N阱中的另外一个N+扩散区同所述P阱中的另外一个N+扩散区短接；所述N阱中的另外一个P+扩散区同所述P阱中的另外一个P+扩散区短接。所述N阱中的四个扩散区，到所述P阱的距离由近到远依次是第二 N+扩散区，第 二P+扩散区，第一 P+扩散区，第一 N+扩散区；所述P阱中的四个扩散区，到所述N阱的距离由近到远依次是第三P+扩散区，第三N+扩散区，第四N+扩散区，第四P+扩散区。所述N阱和P阱整体置于一 N型埋层中。本发明的静电保护结构，整个结构形成在N型埋层上，在N型埋层中形成PMOS管和NMOS管，利用其寄生的PNP管和NPN管作为触发硅控整流器的开关。而此PMOS管和NMOS管寄生的PNP管和NPN管的触发电压可由工艺的杂质注入进行调整，且达到P+/N阱的结击穿电压和N+/P阱的结击穿电压相同，能方便有效地调节静电保护的触发电压。本发明的静电保护结构整体的触发电压由PMOS管和NMOS管双重控制静电保护结构的触发，相对于单通过一种结进行触发的方式来说，本发明的静电保护结构由于用于触发的结面积增大，所需达到的触发电流会更大，一旦此触发电流高于进行拴锁测试时的电流，则可有效的避免拴锁效应的发生而导致的拴锁测试失效问题，同时由于用于触发的结面积的增大，其结所能承受的极限电流也相应提高，这对于一些具有上升速度更快而且峰值电流更高特点的静电电流的防护来说，相比较于通常的静电保护结构，静电放电能力强，其防护效果更好。
下面结合附图及具体实施方式
对本发明作进一步详细说明。图I是常见的硅控整流器的剖面结构示意图；图2是图I中的硅控整流器的寄生NPN和PNP管组成的等效电路图；图3是本发明的静电保护结构的等效电路；图4是本发明的静电保护结构第一实施例剖面结构示意图；图5是本发明的静电保护结构第二实施例剖面结构示意图。
具体实施例方式本发明的静电保护结构，其等效电路如图3所示。本发明的静电保护结构，包含一 N阱，一 P阱，此两个阱相邻；所述N阱中，形成有第一 P+扩散区、第二 P+扩散区、第一 N+扩散区、第二 N+扩散区，所述第一 N+扩散区和第二 N+扩散区位于第一 P+扩散区和第二 P+扩散区两边，所述第
一P+扩散区、第二 P+扩散区构成一 PMOS管，第一 P+扩散区、第二 P+扩散区分别作为该PMOS管的漏和源极，第一 P+扩散区、第二 P+扩散区之间的沟道区上方形成有该PMOS管的栅极；N阱中所述二 P+扩散区其中之一、所述二 N+扩散区其中之一同所述PMOS管的栅极短接用于接静电端；所述P阱中，形成有第三P+扩散区、第四P+扩散区、第三N+扩散区、第四N+扩散区，所述第三P+扩散区和第四P+扩散区位于第三N+扩散区和第四N+扩散区两边，所述第三N+扩散区、第四N+扩散区构成一 NMOS管，第三N+扩散区、第四N+扩散区分别作为该NMOS管的漏和源极，第三N+扩散区、第四N+扩散区之间的沟道区上方形成有该NMOS管的栅极；p阱中所述二 N+扩散区其中之一、所述二 P+扩散区其中之一同所述NMOS管的栅极短接用于接地端；所述N阱中的另外一个N+扩散区同所述P阱中的另外一个N+扩散区短接；所述N阱中的另外一个P+扩散区同所述P阱中的另外一个P+扩散区短接。所述N阱中的四个扩散区，到所述P阱的距离由近到远依次是第二 N+扩散区，第 二P+扩散区，第一 P+扩散区，第一 N+扩散区；所述P阱中的四个扩散区，到所述N阱的距离由近到远依次是第三P+扩散区，第三N+扩散区，第四N+扩散区，第四P+扩散区。第一实施例，如图4所示，N阱中所述第二 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。第二实施例，如图5所示，N阱中所述第一 P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。第三实施例，N阱中所述第二 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。第四实施例，N阱中所述第一 P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；p阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第四P+扩散区短接。第五实施例，N阱中所述第二 P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；p阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。第六实施例，N阱中所述第二 P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；p阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。第七实施例，N阱中所述第二 P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；p阱中所述第四N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。第八实施例，N阱中所述第二 P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；p阱中所述第三N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。
第九实施例，N阱中所述第一 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；p阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第四P+扩散区短接。第十实施例，N阱中所述第一 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；p阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。第十一实施例，N阱中所述第一 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第四P+扩散区短接。第十二实施例，N阱中所述第一 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。第十三实施例，N阱中所述第二 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。 第十四实施例，N阱中所述第一 P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。第十五实施例，N阱中所述第二 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。第十六实施例，N阱中所述第一 P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第四P+扩散区短接。本发明的静电保护结构，可运用于B⑶工艺，整个结构形成在N型埋层上，在N型埋层中形成PMOS管和NMOS管，利用其寄生的PNP管和NPN管作为触发硅控整流器的开关。当此PNP管和NPN管随着静电放电(ESD)电流的冲击而被触发开启后，也会同时触发由N阱中的P+/N阱/P阱中的P+扩散区组成的PNP三极管以及由N阱/P阱/P阱中的N+扩散区组成的NPN三极管，进入正反馈的电流放大状态泻放电流，而此PMOS管和NMOS管寄生的PNP管和NPN管的触发电压可由工艺的杂质注入进行调整，且达到P+/N阱的结击穿电压和N+/P阱的结击穿电压相同，能方便有效地调节静电保护的触发电压。本发明的静电保护结构整体的触发电压由PMOS管和NMOS管双重控制静电保护结构的触发，相对于单通过一种结进行触发的方式来说，本发明的静电保护结构由于用于触发的结面积增大，所需达到的触发电流会更大，一旦此触发电流高于进行拴锁测试时的电流，则可有效的避免拴锁效应 的发生而导致的拴锁测试失效问题，同时由于用于触发的结面积的增大，其结所能承受的极限电流也相应提高，这对于一些具有上升速度更快而且峰值电流更高特点的静电电流的防护来说，相比较于通常的静电保护结构，静电放电能力强，其防护效果更好。
权利要求
1.一种静电保护结构，包含一 N阱，一 P阱，此两个阱相邻；其特征在于， 所述N阱中，形成有第一 P+扩散区、第二 P+扩散区、第一 N+扩散区、第二 N+扩散区，所述第一 N+扩散区和第二 N+扩散区位于第一 P+扩散区和第二 P+扩散区两边，所述第一P+扩散区、第二 P+扩散区构成一 PMOS管，第一 P+扩散区、第二 P+扩散区分别作为该PMOS管的漏和源极，第一 P+扩散区、第二 P+扩散区之间的沟道区上方形成有该PMOS管的栅极；N阱中所述二 P+扩散区其中之一、所述二 N+扩散区其中之一同所述PMOS管的栅极短接用于接静电端； 所述P阱中，形成有第三P+扩散区、第四P+扩散区、第三N+扩散区、第四N+扩散区，所述第三P+扩散区和第四P+扩散区位于第三N+扩散区和第四N+扩散区两边，所述第三N+扩散区、第四N+扩散区构成一 NMOS管，第三N+扩散区、第四N+扩散区分别作为该NMOS管的漏和源极，第三N+扩散区、第四N+扩散区之间的沟道区上方形成有该NMOS管的栅极； P阱中所述二 N+扩散区其中之一、所述二 P+扩散区其中之一同所述NMOS管的栅极短接用于接地端； 所述N阱中的另外一个N+扩散区同所述P阱中的另外一个N+扩散区短接； 所述N阱中的另外一个P+扩散区同所述P阱中的另外一个P+扩散区短接。
2.根据权利要求I所述的静电保护结构，其特征在于，所述N阱中的四个扩散区，到所述P阱的距离由近到远依次是第二 N+扩散区，第二 P+扩散区，第一 P+扩散区，第一 N+扩散区；所述P阱中的四个扩散区，到所述N阱的距离由近到远依次是第三P+扩散区，第三N+扩散区，第四N+扩散区，第四P+扩散区。
3.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。
4.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。
5.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。
6.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第四P+扩散区短接。
7.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。
8.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。
9.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。
10.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。
11.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第四P+扩散区短接。
12.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。
13.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第四P+扩散区短接。
14.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。
15.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。
16.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。
17.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。
18.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第四P+扩散区短接。
19.根据权利要求I到18任一项所述的静电保护结构，其特征在于，所述N阱和P阱整体置于一 N型埋层中。
全文摘要
本发明公开了一种静电保护结构，包含一N阱，一P阱；N阱中形成有第一P+扩散区、第二P+扩散区、第一N+扩散区、第二N+扩散区，第一P+扩散区、第二P+扩散区构成一PMOS管；N阱中的二P+扩散区之一、二N+扩散区之一同所述PMOS管的栅极短接用于接静电端；P阱中形成有第三P+扩散区、第四P+扩散区、第三N+扩散区、第四N+扩散区，第三N+扩散区、第四N+扩散区构成一NMOS管；P阱中的二N+扩散区之一、二P+扩散区之一同所述NMOS管的栅极短接用于接地端；N阱中的另外一个N+扩散区同P阱中的另外一个N+扩散区短接；N阱中的另外一个P+扩散区同P阱中的另外一个P+扩散区短接。本发明能方便有效地调节静电保护的触发电压，能有效的避免拴锁效应，静电放电能力强。
文档编号H02H9/00GK102760731SQ201110103518
公开日2012年10月31日 申请日期2011年4月25日 优先权日2011年4月25日
发明者苏庆 申请人:上海华虹Nec电子有限公司