用于万能式断路器的智能控制器的制造方法
【专利摘要】本发明涉及一种用于万能式断路器的智能控制器，其包括控制处理器以及用于提供控制处理器工作电压的电源电路连接，所述控制处理器还与用于与上位机通讯连接的USB通讯电路连接，控制处理器的输入端与接地保护处理电路、四相电流处理电路连接，控制处理器的输出端与脱扣电路、信号触点输出电路以及显示电路连接，控制处理器根据四相电流处理电路输入的工作电流值或接地保护处理电路输入的接地保护电流值控制脱扣电路进行脱扣驱动，并通过信号触点输出电路进行状态指示。本发明结构紧凑，与上位机通讯方便，检测维修方便，智能化程度高，适应范围广，安全可靠。
【专利说明】用于万能式断路器的智能控制器
【技术领域】
[0001]本发明涉及一种智能控制器，尤其是一种用于万能式断路器的智能控制器，属于智能控制器的【技术领域】。
【背景技术】
[0002]电网智能化的发展对配电系统智能化的要求也进一步提高，传统的低压断路器产品已经不能满足新的应用需求，新一代具有智能化、可通信的低压断路器成为必然选择。作为低压断路器的核心控制部件的智能控制器采用了微处理器技术，用数字化测控保护方式取代过去的热磁式和电子式保护装置，不仅实现了保护动作的数字化而且可以实现保护参数的遥调、电力系统实时电流遥测、报警故障信息遥讯、远程遥控断路器分合闸等功能。给低压输、配电系统向智能化、网络化方向发展提供了基础。
[0003]现有产品的通讯接口基本都只有基于M0DBUS-RTU通讯协议的RS485接口，电脑标配的接口均为RS232接口，这样产品在做厂内检测时不能直接和电脑通讯，需要增加一个RS232-RS485的转换模块，因此给实际应用带来了 一定的麻烦。
【发明内容】
[0004]本发明的目的是克服现有技术中存在的不足，提供一种用于万能式断路器的智能控制器，其结构紧凑，与上位机通讯方便，检测维修方便，智能化程度高，适应范围广，安全可靠。
[0005]按照本发明提供的技术方案，所述用于万能式断路器的智能控制器，包括控制处理器以及用于提供控制处理器工作电压的电源电路连接，所述控制处理器还与用于与上位机通讯连接的USB通讯电路连接，控制处理器的输入端与接地保护处理电路、四相电流处理电路连接，控制处理器的输出端与脱扣电路、信号触点输出电路以及显示电路连接，控制处理器根据四相电流处理电路输入的工作电流值或接地保护处理电路输入的接地保护电流值控制脱扣电路进行脱扣驱动，并通过信号触点输出电路进行状态指示。
[0006]所述控制处理器还与键盘及指示灯电路、存储器以及RS485通讯电路连接。所述控制处理器通过显示驱动电路与显示电路连接；所述显示电路包括显示屏。
[0007]所述电源电路包括二极管Dl ;所述二极管Dl的阴极端与二极管D2的阴极端、二极管D3的阴极端、二极管D4的阴极端、二极管D5的阴极端、二极管Dll的阴极端以及MOS管Tl的漏极端连接，二极管Dl的阳极端与二极管D6的阴极端连接，二极管D6的阳极端接地；二极管D2的阳极端与二极管D7的阴极端连接，二极管D7的阳极端接地，二极管D3的阳极端与二极管D8的阴极端连接，二极管D8的阳极端接地，二极管D4的阳极端与二极管D9的阴极端连接，二极管D9的阳极端接地，二极管D5的阳极端与二极管DlO的阴极端连接，二极管DlO的阳极端接地，二极管Dll的阳极端与电阻Rl的一端、稳压二极管D12的阳极端、MOS管Tl的源极端连接，且二极管Dll的阳极端接地；
电阻Rl的另一端与电阻R2的一端、稳压二极管D12的阴极端以及MOS管Tl的栅极端连接，MOS管Tl的漏极端与电阻R3的一端连接，电阻R3的另一端与MOS管T2的栅极端、稳压二极管D13的阴极端连接，稳压二极管D13的阳极端与MOS管T2的源极端以及二极管D14的阳极端连接，二极管D14的阴极端与二极管D16的阳极端、二极管D15的阴极端、电容Cl的一端以及电容C2的一端连接，二极管D15的阳极端接地，电容Cl的另一端以及电容C2的另一端接地；二极管D16的阴极端与电容C3的一端、电容C4的一端以及芯片Ul的VIN端连接，电容C3的另一端以及电容C4的另一端均接地，芯片Ul的SS/TR端通过电容C5接地，芯片Ul的TR/LCK端通过电阻R4接地，芯片Ul的GND端接地，芯片Ul的BOOT端通过电容C8与芯片Ul的PH端连接，芯片Ul的PH端与二极管D17的阴极端以及电感LI的一端连接，二极管D17的阳极端接地，电感LI的另一端与电容C9的一端以及电容ClO的一端连接，电容C9的另一端及电容ClO的另一端接地；芯片Ul的COMP端与电阻R7的一端以及电容C7的一端连接，电阻R7的另一端通过电容C6接地，电容C7的另一端接地，芯片Ul的VSENSE端与电阻R5的一端以及电阻R6的一端连接，电阻R6的一端接地，电阻R5的另一端与电感LI的另一端连接。
[0008]所述存储器包括芯片U2，所述芯片U2采用型号为CAT1161W1-42-GT3芯片；芯片U2的VCC端与电源电路提供的+5V电压连接，芯片U2的WP端与电阻R9的一端连接，电阻R9的另一端与电阻RlO的一端、电阻Rll的一端以及电源电路提供的+5V电压连接，电阻RlO的另一端与芯片U2的SDA端连接，电阻Rll的另一端与芯片U2的SCL端连接，芯片U2的/RESET端与电阻R8的一端及电容Cll的一端连接，电阻R8的另一端与电源电路提供的+5V电压连接，电容Cll的另一端接地。
[0009]所述USB通讯电路包括芯片U3以及接口 J1，所述芯片U3采用信号为XR21V1410的芯片，所述芯片U3的LOWPOWER端通过电阻R79与3.3V电压连接，芯片U3的VCC端与
3.3V电压连接，芯片U3的USBD+端、芯片U3的USBD-端与接口 Jl的D+端、D-端对应连接，且芯片U3的USBD+端、芯片U3的USBD-端通过静电保护二极管D31接地，接口 Jl的G端与电容C56的一端以及电感LlO的一端连接，电容C56的另一端与接口 Jl的5V端以及电感Lll的一端连接，电感Lll的另一端与电容C57的一端以及电源电路提供的+5V电压连接；电容C57的另一端与电感LlO的另一端连接，且电容C57的另一端接地，芯片U3的RX端与三极管Ql的集电极端连接，三极管Ql的集电极端还与电阻R77的一端连接，电阻R77的另一端与3.3V电压连接，三极管Ql的基极端与电阻R76的一端，电阻R78的一端以及电容C55的一端连接，电容C55的另一端以及电阻R78的另一端接地，电阻R76的另一端与电源电路提供的+5V电压连接。
[0010]所述四相电流处理电路包括电阻R12，所述电阻R12的一端与2.5V电压连接，电阻R12的另一端与电容C12的一端以及电阻R13的一端连接，电阻R13的另一端与电容C13的一端、电容C13的一端、电阻R15的一端以及运算放大器UlA的反相端连接，电阻R15的另一端与电容C14的另一端、运算放大器UlA的输出端以及电感L2的一端连接，电感L2的另一端通过电容C16接地，运算放大器UlA的输出端与电阻R18的一端连接，电阻R18的另一端与电容C17的一端、电阻R20的一端以及运算放大器UlB的反相端连接，电阻R20的另一端与运算放大器UlB的输出端及电感L3的一端连接，电感L3的另一端通过电容C18接地；电容C12的另一端与电阻R17的一端及电阻R14的另一端连接，电阻R14的另一端与电容C13的另一端、电阻R16的一端、电容C15的一端及运算放大器UlA的同相端连接，电容C17的另一端与运算放大器UlB的同相端及电阻R19的一端连接，电阻R19的另一端与电容C15的另一端、电阻R16的另一端、电阻R17的另一端、电阻R21的一端以及2.5V电压连接；
电阻R21的另一端与电容C19的一端及电阻R22的一端连接，电阻R22的另一端与电容C20的一端、电阻R23的一端、电容C21的一端及运算放大器UlC的反相端连接，电阻R23的另一端与电容C21的另一端、运算放大器UlC的输出端、电阻R25的一端及电感L4的一端连接，电感L4的另一端通过电容C22接地，电阻R25的另一端与电容C24的一端、电阻R24的一端及运算放大器UlD的反相端连接，电阻R24的另一端与运算放大器UlD的输出端及电感L5的一端连接，电感L5的另一端通过电容C26接地，运算放大器UlD的负电源端接地，运算放大器UlD的正电源端与+5V电压及电容C25的一端连接，电容C25的另一端接地，电容C19的另一端与电阻R27的一端及电阻R28的一端连接，电阻R27的另一端与电容C20的另一端、电阻R29的一端、电容C23的一端以及运算放大器UlC的同相端连接，电容C24的另一端与运算放大器UlD的同相端及电阻R26的另一端连接，电阻R26的另一端与电容C23的另一端、电阻R29的另一端、电阻R28的另一端、电阻R30的一端以及2.5V电压连接；
电阻R30的另一端与电容C27的一端及电阻R31的一端连接，电阻R31的另一端与电容C28的一端、电容C29的一端、电阻R32的一端及运算放大器U2A的反相端连接，电阻R32的另一端与电容C29的另一端、运算放大器U2A的输出端、电阻R33的一端及电感L6的一端连接，电感L6的另一端通过电容C31接地，电阻R33的另一端与电容C32的一端、电阻R34的一端及运算放大器U2B的反相端连接，电阻R34的另一端与运算放大器U2B的输出端以及电感L7的一端连接，电感L7的另一端通过电容C33接地，电容C27的另一端与电阻R36的一端及电阻R37的一端连接，电阻R36的另一端与电容C28的另一端、电阻R38的一端，电容C30的一端以及运算放大器U2A的同相端连接，电容C32的另一端与运算放大器U2B的同相端以及电阻R35的一端连接，电阻R35的另一端与电容C30的另一端、电阻R38的另一端、电阻R37的另一端、电阻R39的一端以及2.5V电压连接；
电阻R39的另一端与电容C36的一端及电阻R40的一端连接，电阻R40的另一端与电容C37的一端、电容C34的一端、电阻R41的一端以及运算放大器U2C的反相端连接，电阻R41的另一端与电容C34的另一端、运算放大器U2C的输出端以、电感L8的一端以及电阻R46的一端连接，电感L8的另一端通过电容C35接地，电阻R46的另一端与电容C39的一端、电阻R42的一端以及运算放大器U2D的反相端连接，电阻R42的另一端与电感L9的一端连接，电感L9的另一端通过电容C41接地，运算放大器U2D的负电源端接地，运算放大器U2D的正电源端与电容C40的一端以及+5V电压连接，电容C40的另一端接地；电容C36的另一端与电阻R43的一端及电阻R44的一端连接，电阻R43的另一端与电容C37的另一端、电阻R45的一端、电容C38的一端以及运算放大器U2C的同相端连接，电容C39的另一端与运算放大器U2D的同相端及电阻R47的一端连接，电阻R47的另一端与电容C38的另一端、电阻R45的另一端、电阻R44的另一端以及2.5V电压连接。
[0011 ] 所述接地保护电路包括运算放大器U4A以及运算放大器U4B，所述运算放大器U4A的同相端与电阻R63的一端、电阻R64的一端、电阻R65的一端、电阻R66的一端、电阻R71的一端、电容C50的一端及电容C51的一端连接，电阻R71的另一端及电容C51的另一端均与2.5V电压连接，运算放大器U4A的反相端与电容C50的另一端、电阻R67的一端、电阻R68的一端、电阻R69的一端、电阻R70的一端、电阻R72的一端及电容C52的一端连接，电阻R72的另一端与电容C52的另一端、运算放大器U4A的输出端、电容C53的一端以及电阻R73的一端连接，电容C53的另一端接地，电阻R73的另一端与运算放大器U4B的反相端以及电阻R75的一端连接，电阻R75的另一端与运算放大器U4B的输出端及电容C54的一端连接，电容C54的另一端接地，运算放大器U4B的同相端通过电阻R74与2.5V电压连接。
[0012]所述脱扣电路包括电阻R48，所述电阻R48的一端与稳压二极管D18的阴极端及MOS管T3的栅极端连接，电阻R48的另一端与稳压二极管D18的阳极端以及MOS管T3的源极端连接，且稳压二极管D18的阳极端接地，MOS管T3的漏极端与稳压二极管D19的阳极端、电容C42的一端、电阻R49的一端以及运算放大器U3A的同相端连接，稳压二极管D19的阴极端与二极管D20的阴极端、二极管D21的阴极端连接，二极管D20的阳极端及二极管D21的阳极端均与电阻R53的一端、运算放大器U3A的输出端以及电容C43的一端连接，运算放大器U3A的正电源端与24V电压及电容C43的一端连接，电容C43的另一端接地，运算放大器U3A的负电源端接地，电阻R53的另一端与电阻R52的一端、电阻R55的一端、电阻R56的一端、电阻R57的一端、电阻R58的一端电容C47的一端以及二极管D28的阴极端连接，电阻R52的另一端与运算放大器U3A的反相端、电阻R51的一端、运算放大器U3B的反相端以及运算放大器U3D的反相端连接；
电容C42的另一端接地，电阻R51的另一端接地，电阻R49的另一端与电阻R50的一端、二极管D22的阴极端以及二极管D23的阴极端连接，二极管D22的阳极端通过电容C28接地，二极管D23的阳极端通过电容C49接地，电阻R50的另一端接地；电容C43的另一端与运算放大器U3B的同相端、电阻R54的一端、二极管D24的阴极端及二极管D25的阴极端连接，电阻R54的另一端、二极管D24的阳极端以及二极管D25的阳极端均接地；
电阻R55的另一端与运算放大器U3B的输出端、电阻R61的一端、二极管D26的阳极端及二极管D27的阳极端连接，电阻R61的另一端与电阻R80的一端及电容C43的一端连接，电阻R80的另一端及电容C43的另一端均接地，二极管D27的阴极端与运算放大器U3C的反相端、电阻R81的一端以及电容C44的一端连接，电容C44的另一端及电阻R81的另一端均接地，二极管D26的阴极端与运算放大器U3D的同相端、电阻R83的一端及电容C46的一端连接，电阻R83的另一端及电容C46的另一端均接地；
电阻R56的另一端与运算放大器U3C的同相端及电阻R60的一端连接，电阻R60的另一端接地，运算放大器U3C的输出端与电阻R57的另一端以及电容C45的一端连接，电容C45的另一端与MOS管T3的栅极端连接，运算放大器U3D的输出端与电阻R58的另一端以、电阻R62的一端、电容C58的一端以及MOS管T4的栅极端连接，电阻R62的另一端以及电容C58的另一端均接地，电容C47的另一端接地，MOS管T4的源极端接地，MOS管T4的漏极端与二极管D30的阳极端连接，二极管D30的阴极端与二极管D29的阴极端连接，二极管D29的阳极端与二极管D28的阳极端连接，且二极管D29的阳极端与24V电压连接。
[0013]本发明的优点:通过电源电路提供控制处理器工作的电压，通过接地保护处理电路获取接地电流值，通过四相电流处理电路获取三相电源工作时的四相电流值，控制处理器根据接地电流值或工作电流值通过脱扣电路能驱动断路器脱扣，控制处理器通过USB通讯电路、RS485通讯电路实现与上位机的通讯，通过信号触点输出电路及显示电路能进行信号及状态输出，结构紧凑，智能化程度高，适应范围广，安全可靠。【专利附图】
【附图说明】
[0014]图1为本发明的结构框图。
[0015]图2为本发明电源电路的电路原理图。
[0016]图3为本发明存储器的电路原理图。
[0017]图4为本发明四相电流处理电路的电路原理图。
[0018]图5为本发明脱扣电路的电路原理图。
[0019]图6为本发明接地保护处理电路的电路原理图。
[0020]图7为本发明USB通讯电路中的信号转换的电路原理图。
[0021]图8为本发明USB通讯电路中USB芯片与接口连接的电路原理图。
[0022]附图标记说明:1_控制处理器、2-RS485通讯电路、3-USB通讯电路、4-存储器、5-脱扣电路、6-信号触点输出电路、7-显示驱动电路、8-显示电路、9-键盘及指示灯电路、10-电源电路、11-接地保护处理电路、12-接地保护采样电路、13-四相电流处理电路及14-四相电流采样电路。
【具体实施方式】
[0023]下面结合具体附图和实施例对本发明作进一步说明。
[0024]如图1所示:为了与上位机通讯方便，检测维修方便，提高智能化程度，确保断路器使用的可靠性，本发明包括控制处理器I以及用于提供控制处理器I工作电压的电源电路10连接，所述控制处理器I还与用于与上位机通讯连接的USB通讯电路3连接，控制处理器I的输入端与接地保护处理电路11、四相电流处理电路13连接，控制处理器I的输出端与脱扣电路5、信号触点输出电路6以及显示电路8连接，控制处理器I根据四相电流处理电路13输入的工作电流值或接地保护处理电路11输入的接地保护电流值控制脱扣电路5进行脱扣驱动，并通过信号触点输出电路6进行状态指示。
[0025]具体地，控制处理器I可以采用现有的微处理芯片，电源电路10能提供控制处理器I以及其他电路所需的工作电压，控制处理器I通过USB (Universal Serial Bus)通讯电路3能方便地与上位机之间实现USB通讯，当上位机通过USB通讯电路3与控制处理器I进行USB通讯后，能对控制处理器I进行方便的查看及维修，实现断路器工作状态、工作参数以及保护参数等的设置查看，操作方便。本发明实施例中，接地保护处理电路11与接地保护采样电路12连接，能够过接地保护采样电路12来获取三相电源在接地时的电流值，接地保护处理电路11能将获取的三相电源接地电流值进行处理后传输至控制处理器I内，以便控制处理器I进行识别以及进行所需的保护操作。
[0026]四相电流处理电路13与四相电流采样电路14连接，通过四相电流采样电路14获取三相电源在工作时的电流值，并将相应的电流值处理后传输至控制处理器I内，控制处理器I内可以预先设置一个工作电流阈值，当四相电流采样电路14传输的电流值大于工作电流阈值，或传输的电流值与控制处理器I内预先设置的报警脱扣电流值匹配时，控制处理器5能通过脱扣电路5驱动断路器进行脱扣，以断开三相电源的用电回路。上述四相电流分别为三相电源的A相、B相、C相以及N相，在具体实施时，也可以三相三线制的电源，SP只为A相、B相以及C相。接地保护采样电路12及四相电流采样电路14均可以采用电流互感器。控制处理器I通过信号触点输出电路6在三相电源的工作回路出现故障或正常状态下进行相关指示，可以实现远程状态指示以及远程状态的遥控操作。信号触点输出电路6可以采用一系列的中间继电器的触点等实现，其具体结构可以采用现有的结构，且信号触点输出电路6的结构也不是本发明的重点，此处不再赘述。
[0027]进一步地，所述控制处理器I还与键盘及指示灯电路9、存储器4以及RS485通讯电路2连接。通过键盘及指示灯电路9中的键盘能向控制处理器I内输入相关的保护参数，通过键盘及指示灯电路9中的指示灯用于相关状态的指示，如工作状态或故障状态。控制处理器I通过RS485通讯电路2能实现与上位机之间的通讯，增加485信号与232信号之间的转换即可，提高整个智能控制器的通用性。RS485通讯电路2可以采用现有的电路结构，此处不再赘述。
[0028]所述控制处理器I通过显示驱动电路7与显示电路8连接；所述显示电路8包括显示屏。本发明实施例中，控制处理器I通过显示电路8能对断路器的工作状态以及保护参数进行显示输出，当显示电路8采用显示屏或其他显示设备时，通过显示驱动电路7进行驱动后输出，显示驱动电路7可以采用现有的驱动形式。通过显示电路8输出后，便于工作人员对断路器的工作状态及保护参数等的查看。
[0029]如图2所示，所述电源电路10包括二极管Dl ;所述二极管Dl的阴极端与二极管D2的阴极端、二极管D3的阴极端、二极管D4的阴极端、二极管D5的阴极端、二极管Dll的阴极端以及MOS管Tl的漏极端连接，二极管Dl的阳极端与二极管D6的阴极端连接，二极管D6的阳极端接地；二极管D2的阳极端与二极管D7的阴极端连接，二极管D7的阳极端接地，二极管D3的阳极端与二极管D8的阴极端连接，二极管D8的阳极端接地，二极管D4的阳极端与二极管D9的阴极端连接，二极管D9的阳极端接地，二极管D5的阳极端与二极管DlO的阴极端连接，二极管DlO的阳极端接地，二极管Dll的阳极端与电阻Rl的一端、稳压二极管D12的阳极端、MOS管Tl的源极端连接，且二极管Dll的阳极端接地；
电阻Rl的另一端与电阻R2的一端、稳压二极管D12的阴极端以及MOS管Tl的栅极端连接，MOS管Tl的漏极端与电阻R3的一端连接，电阻R3的另一端与MOS管T2的栅极端、稳压二极管D13的阴极端连接，稳压二极管D13的阳极端与MOS管T2的源极端以及二极管D14的阳极端连接，二极管D14的阴极端与二极管D16的阳极端、二极管D15的阴极端、电容Cl的一端以及电容C2的一端连接，二极管D15的阳极端接地，电容Cl的另一端以及电容C2的另一端接地；二极管D16的阴极端与电容C3的一端、电容C4的一端以及芯片Ul的VIN端连接，电容C3的另一端以及电容C4的另一端均接地，芯片Ul的SS/TR端通过电容C5接地，芯片Ul的TR/LCK端通过电阻R4接地，芯片Ul的GND端接地，芯片Ul的BOOT端通过电容C8与芯片Ul的PH端连接，芯片Ul的PH端与二极管D17的阴极端以及电感LI的一端连接，二极管D17的阳极端接地，电感LI的另一端与电容C9的一端以及电容ClO的一端连接，电容C9的另一端及电容ClO的另一端接地；芯片Ul的COMP端与电阻R7的一端以及电容C7的一端连接，电阻R7的另一端通过电容C6接地，电容C7的另一端接地，芯片Ul的VSENSE端与电阻R5的一端以及电阻R6的一端连接，电阻R6的一端接地，电阻R5的另一端与电感LI的另一端连接。
[0030]本发明实施例中，二极管Dl的阳极端及二极管D6的阴极端与Pn端子连接，二极管D2的阳极端及二极管D7的阴极端与Pd端子连接，二极管D3的阳极端及二极管D8的阴极端与Pa端子连接，二极管D4的阳极端及二极管D9的阴极端与Pb端子连接，二极管D5的阳极端及二极管DlO的阴极端与Pc端子连接，通过Pn端子、Pa端子、Pb端子、Pc端子及Pd端子能实现与电源互感器的连接。电阻R2的另一端与控制处理器I连接，芯片Ul采用型号为TPS5401DGQ的芯片，电感LI与电容C9及电容ClO相连的一端形成整个电源电路10的输出端，即能提供控制器所需的5V电压，本发明实施例中，后续提到的5V电压均由所述电源电路10提供，2.5V电压可以有5V电压分压得到。为了能够进行测试，在二极管D16的阴极端形成Vin电压测试接点，在二极管D14的阴极端形成PVCC电压测试点。
[0031]如图3所示，本发明实施例中，存储器4采用E2PROM存储器，所述存储器包括芯片U2，所述芯片U2采用型号为CAT1161W1-42-GT3芯片；芯片U2的VCC端与电源电路10提供的+5V电压连接，芯片U2的WP端与电阻R9的一端连接，电阻R9的另一端与电阻RlO的一端、电阻Rll的一端以及电源电路10提供的+5V电压连接，电阻RlO的另一端与芯片U2的SDA端连接，电阻Rll的另一端与芯片U2的SCL端连接，芯片U2的/RESET端与电阻R8的一端及电容Cl I的一端连接，电阻R8的另一端与电源电路10提供的+5V电压连接，电容Cll的另一端接地。
[0032]其中，芯片U2的SCL端、SDA端、DC端、/RESET端以及WP端均与控制处理器I相应的管脚连接，以实现控制处理器I读取存储器4中的存储内容，以及向存储器4内存储所需的内容。
[0033]如图7和图8所示，所述USB通讯电路3包括芯片U3以及接口 J1，所述芯片U3采用信号为XR21V1410的芯片，所述芯片U3的LOWPOWER端通过电阻R79与3.3V电压连接，芯片U3的VCC端与3.3V电压连接，芯片U3的USBD+端、芯片U3的USBD-端与接口 Jl的D+端、D-端对应连接，且芯片U3的USBD+端、芯片U3的USBD-端通过静电保护二极管D31接地，接口 Jl的G端与电容C56的一端以及电感LlO的一端连接，电容C56的另一端与接口 Jl的5V端以及电感LI I的一端连接，电感LI I的另一端与电容C57的一端以及电源电路10提供的+5V电压连接；电容C57的另一端与电感LlO的另一端连接，且电容C57的另一端接地，芯片U3的RX端与三极管Ql的集电极端连接，三极管Ql的集电极端还与电阻R77的一端连接，电阻R77的另一端与3.3V电压连接，三极管Ql的基极端与电阻R76的一端，电阻R78的一端以及电容C55的一端连接，电容C55的另一端以及电阻R78的另一端接地，电阻R76的另一端与电源电路10提供的+5V电压连接。
[0034]本发明实施例中，芯片U3所需的3.3电压可以有电源电路10输出的+5V电压转换得到，电源转换部分可以采用现有的电路形式，此处不再赘述。三极管Ql的发射极端用于与控制处理器I对应的管脚连接。接口 Jl用于与上位机的USB接口连接，芯片U3与控制处理器I的管脚对应连接，继而实现控制处理器I与上位机之间的USB通讯连接。
[0035]如图4所示，所述四相电流处理电路13包括电阻Rl2，所述电阻Rl2的一端与2.5V电压连接，电阻R12的另一端与电容C12的一端以及电阻R13的一端连接，电阻R13的另一端与电容C13的一端、电容C13的一端、电阻R15的一端以及运算放大器UlA的反相端连接，电阻R15的另一端与电容C14的另一端、运算放大器UlA的输出端以及电感L2的一端连接，电感L2的另一端通过电容C16接地，运算放大器UlA的输出端与电阻R18的一端连接，电阻R18的另一端与电容C17的一端、电阻R20的一端以及运算放大器UlB的反相端连接，电阻R20的另一端与运算放大器UlB的输出端及电感L3的一端连接，电感L3的另一端通过电容C18接地；电容C12的另一端与电阻R17的一端及电阻R14的另一端连接，电阻R14的另一端与电容C13的另一端、电阻R16的一端、电容C15的一端及运算放大器UlA的同相端连接，电容C17的另一端与运算放大器UlB的同相端及电阻R19的一端连接，电阻R19的另一端与电容C15的另一端、电阻R16的另一端、电阻R17的另一端、电阻R21的一端以及
2.5V电压连接；
电阻R21的另一端与电容C19的一端及电阻R22的一端连接，电阻R22的另一端与电容C20的一端、电阻R23的一端、电容C21的一端及运算放大器UlC的反相端连接，电阻R23的另一端与电容C21的另一端、运算放大器UlC的输出端、电阻R25的一端及电感L4的一端连接，电感L4的另一端通过电容C22接地，电阻R25的另一端与电容C24的一端、电阻R24的一端及运算放大器UlD的反相端连接，电阻R24的另一端与运算放大器UlD的输出端及电感L5的一端连接，电感L5的另一端通过电容C26接地，运算放大器UlD的负电源端接地，运算放大器UlD的正电源端与+5V电压及电容C25的一端连接，电容C25的另一端接地，电容C19的另一端与电阻R27的一端及电阻R28的一端连接，电阻R27的另一端与电容C20的另一端、电阻R29的一端、电容C23的一端以及运算放大器UlC的同相端连接，电容C24的另一端与运算放大器UlD的同相端及电阻R26的另一端连接，电阻R26的另一端与电容C23的另一端、电阻R29的另一端、电阻R28的另一端、电阻R30的一端以及2.5V电压连接；
电阻R30的另一端与电容C27的一端及电阻R31的一端连接，电阻R31的另一端与电容C28的一端、电容C29的一端、电阻R32的一端及运算放大器U2A的反相端连接，电阻R32的另一端与电容C29的另一端、运算放大器U2A的输出端、电阻R33的一端及电感L6的一端连接，电感L6的另一端通过电容C31接地，电阻R33的另一端与电容C32的一端、电阻R34的一端及运算放大器U2B的反相端连接，电阻R34的另一端与运算放大器U2B的输出端以及电感L7的一端连接，电感L7的另一端通过电容C33接地，电容C27的另一端与电阻R36的一端及电阻R37的一端连接，电阻R36的另一端与电容C28的另一端、电阻R38的一端，电容C30的一端以及运算放大器U2A的同相端连接，电容C32的另一端与运算放大器U2B的同相端以及电阻R35的一端连接，电阻R35的另一端与电容C30的另一端、电阻R38的另一端、电阻R37的另一端、电阻R39的一端以及2.5V电压连接；
电阻R39的另一端与电容C36的一端及电阻R40的一端连接，电阻R40的另一端与电容C37的一端、电容C34的一端、电阻R41的一端以及运算放大器U2C的反相端连接，电阻R41的另一端与电容C34的另一端、运算放大器U2C的输出端以、电感L8的一端以及电阻R46的一端连接，电感L8的另一端通过电容C35接地，电阻R46的另一端与电容C39的一端、电阻R42的一端以及运算放大器U2D的反相端连接，电阻R42的另一端与电感L9的一端连接，电感L9的另一端通过电容C41接地，运算放大器U2D的负电源端接地，运算放大器U2D的正电源端与电容C40的一端以及+5V电压连接，电容C40的另一端接地；电容C36的另一端与电阻R43的一端及电阻R44的一端连接，电阻R43的另一端与电容C37的另一端、电阻R45的一端、电容C38的一端以及运算放大器U2C的同相端连接，电容C39的另一端与运算放大器U2D的同相端及电阻R47的一端连接，电阻R47的另一端与电容C38的另一端、电阻R45的另一端、电阻R44的另一端以及2.5V电压连接。
[0036]电阻R12的另一端与L3-端连接，电容C12的另一端与L3+端连接，电容C19的一端与L1-端连接，电容C19的另一端与L1-端连接，电容C27的一端与L2-端连接，电容C27的另一端与L2+端连接，电容C36的一端与L4-端连接，电容C36的另一端与L4+端连接。在具体实施时，L1-端、LI+端、L2-端、12+端、L3-端、L3+端、L4-端及L4+端用于与四相电流采样电路14连接，即分别为电流互感器的两端连接，L1-端及LI+端用于连接同一个电流互感器对应的两端，其他类同，不再赘述。电感L2与电容C16相连的一端形成PADICl端、电感L3与电容C18相连的一端形成PADIC端，PADICl端及PADIC端均与控制处理器I的输入端连接。电感L4与电容C22相连的一端形成PADIAl端，电感L5与电容C26相连的一端形成PADIA端，同理，PADIAl端及PADIA端均与控制处理器I的输入端连接。电感L6与电容C31相连的一端形成PADIBl端，电感L7与电容C33相连的一端形成PADIB端，电感L8与电容C35连接的一端形成PADINl端，电感L9与电容C41连接的一端形成PADIN端，PADIBl端、PADIB端、PADINl端及PADIN端均与控制处理器I对应的输入端连接，从而向控制处理器I内输入处理后的四相工作电流。
[0037]如图6所示，所述接地保护电路11包括运算放大器U4A以及运算放大器U4B，所述运算放大器U4A的同相端与电阻R63的一端、电阻R64的一端、电阻R65的一端、电阻R66的一端、电阻R71的一端、电容C50的一端及电容C51的一端连接，电阻R71的另一端及电容C51的另一端均与2.5V电压连接，运算放大器U4A的反相端与电容C50的另一端、电阻R67的一端、电阻R68的一端、电阻R69的一端、电阻R70的一端、电阻R72的一端及电容C52的一端连接，电阻R72的另一端与电容C52的另一端、运算放大器U4A的输出端、电容C53的一端以及电阻R73的一端连接，电容C53的另一端接地，电阻R73的另一端与运算放大器U4B的反相端以及电阻R75的一端连接，电阻R75的另一端与运算放大器U4B的输出端及电容C54的一端连接，电容C54的另一端接地，运算放大器U4B的同相端通过电阻R74与2.5V电压连接。
[0038]本发明实施例中，通过电阻R63的另一端、电阻R67的另一端与接地保护采样电路12中同一个采样电路输出的两端连接，通过电阻R64的另一端及电阻R68的另一端用于与接地保护采样电路12中的采样电路输出的两端连接，通过电阻R65的另一端以及电阻R69的另一端用于与接地保护采样电路12中的采样电路输出的两端连接，通过电阻R66的另一端以及电阻R70的另一端用于与接地保护采样电路12中的采样电路输出的两端连接，运算放大器U4A的反相端、输入端用于接收接地保护采样电路12中采样的接地电流，运算放大器U4A的输出端形成PADIGl端，运算放大器U4B的输出端形成PADIG端，PADIGl端及PADIG端均与控制处理器I的输入端连接，以实现向控制处理器I内输入接地保护电流值。
[0039]如图5所示，所述脱扣电路5包括电阻R48，所述电阻R48的一端与稳压二极管D18的阴极端及MOS管T3的栅极端连接，电阻R48的另一端与稳压二极管D18的阳极端以及MOS管T3的源极端连接，且稳压二极管D18的阳极端接地，MOS管T3的漏极端与稳压二极管D19的阳极端、电容C42的一端、电阻R49的一端以及运算放大器U3A的同相端连接，稳压二极管D19的阴极端与二极管D20的阴极端、二极管D21的阴极端连接，二极管D20的阳极端及二极管D21的阳极端均与电阻R53的一端、运算放大器U3A的输出端以及电容C43的一端连接，运算放大器U3A的正电源端与24V电压及电容C43的一端连接，电容C43的另一端接地，运算放大器U3A的负电源端接地，电阻R53的另一端与电阻R52的一端、电阻R55的一端、电阻R56的一端、电阻R57的一端、电阻R58的一端电容C47的一端以及二极管D28的阴极端连接，电阻R52的另一端与运算放大器U3A的反相端、电阻R51的一端、运算放大器U3B的反相端以及运算放大器U3D的反相端连接；
电容C42的另一端接地，电阻R51的另一端接地，电阻R49的另一端与电阻R50的一端、二极管D22的阴极端以及二极管D23的阴极端连接，二极管D22的阳极端通过电容C28接地，二极管D23的阳极端通过电容C49接地，电阻R50的另一端接地；电容C43的另一端与运算放大器U3B的同相端、电阻R54的一端、二极管D24的阴极端及二极管D25的阴极端连接，电阻R54的另一端、二极管D24的阳极端以及二极管D25的阳极端均接地；
电阻R55的另一端与运算放大器U3B的输出端、电阻R61的一端、二极管D26的阳极端及二极管D27的阳极端连接，电阻R61的另一端与电阻R80的一端及电容C43的一端连接，电阻R80的另一端及电容C43的另一端均接地，二极管D27的阴极端与运算放大器U3C的反相端、电阻R81的一端以及电容C44的一端连接，电容C44的另一端及电阻R81的另一端均接地，二极管D26的阴极端与运算放大器U3D的同相端、电阻R83的一端及电容C46的一端连接，电阻R83的另一端及电容C46的另一端均接地；
电阻R56的另一端与运算放大器U3C的同相端及电阻R60的一端连接，电阻R60的另一端接地，运算放大器U3C的输出端与电阻R57的另一端以及电容C45的一端连接，电容C45的另一端与MOS管T3的栅极端连接，运算放大器U3D的输出端与电阻R58的另一端以、电阻R62的一端、电容C58的一端以及MOS管T4的栅极端连接，电阻R62的另一端以及电容C58的另一端均接地，电容C47的另一端接地，MOS管T4的源极端接地，MOS管T4的漏极端与二极管D30的阳极端连接，二极管D30的阴极端与二极管D29的阴极端连接，二极管D29的阳极端与二极管D28的阳极端连接，且二极管D29的阳极端与24V电压连接。
[0040]本发明实施例中，脱扣电路5所需的24V电压由外部电路提供，二极管D22的阳极端形成MCUTRIP端，通过MCUTRIP端与控制处理器I连接，电阻R61与电阻R80的连接端形成MCRTRIP端，通过MCRTRIP端与控制处理器I连接。
[0041 ] 本发明通过电源电路10提供控制处理器I工作的电压，通过接地保护处理电路11获取接地电流值，通过四相电流处理电路13获取三相电源工作时的四相电流值，控制处理器I根据接地电流值或工作电流值通过脱扣电路5能驱动断路器脱扣，控制处理器I通过USB通讯电路3、RS485通讯电路2实现与上位机的通讯，通过信号触点输出电路6及显示电路8能进行信号及状态输出，结构紧凑，智能化程度高，适应范围广，安全可靠。
【权利要求】
1.一种用于万能式断路器的智能控制器，包括控制处理器(1)以及用于提供控制处理器(1)工作电压的电源电路(10 )连接，其特征是:所述控制处理器(1)还与用于与上位机通讯连接的USB通讯电路(3)连接，控制处理器(1)的输入端与接地保护处理电路(11)、四相电流处理电路(13)连接，控制处理器(1)的输出端与脱扣电路(5)、信号触点输出电路(6)以及显示电路(8)连接，控制处理器(1)根据四相电流处理电路(13)输入的工作电流值或接地保护处理电路(11)输入的接地保护电流值控制脱扣电路(5 )进行脱扣驱动，并通过信号触点输出电路(6)进行状态指示。
2.根据权利要求1所述的用于万能式断路器的智能控制器，其特征是:所述控制处理器(1)还与键盘及指示灯电路(9)、存储器(4)以及RS485通讯电路(2)连接。
3.根据权利要求1所述的用于万能式断路器的智能控制器，其特征是:所述控制处理器(1)通过显示驱动电路(7 )与显示电路(8 )连接；所述显示电路(8 )包括显示屏。
4.根据权利要求1所述的用于万能式断路器的智能控制器，其特征是:所述电源电路(10)包括二极管Dl ;所述二极管Dl的阴极端与二极管D2的阴极端、二极管D3的阴极端、二极管D4的阴极端、二极管D5的阴极端、二极管Dll的阴极端以及MOS管Tl的漏极端连接，二极管Dl的阳极端与二极管D6的阴极端连接，二极管D6的阳极端接地；二极管D2的阳极端与二极管D7的阴极端连接，二极管D7的阳极端接地，二极管D3的阳极端与二极管D8的阴极端连接，二极管D8的阳极端接地，二极管D4的阳极端与二极管D9的阴极端连接，二极管D9的阳极端接地，二极管D5的阳极端与二极管DlO的阴极端连接，二极管DlO的阳极端接地，二极管Dll的阳极端与电阻Rl的一端、稳压二极管D12的阳极端、MOS管Tl的源极端连接，且二极管Dll的阳极端接地； 电阻Rl的另一端与电阻R2的一端、稳压二极管D12的阴极端以及MOS管Tl的栅极端连接，MOS管Tl的漏极端与电阻R3的一端连接，电阻R3的另一端与MOS管T2的栅极端、稳压二极管D13的阴极端连接，稳压二极管D13的阳极端与MOS管T2的源极端以及二极管D14的阳极端连接，二极管D14的阴极端与二极管D16的阳极端、二极管D15的阴极端、电容Cl的一端以及电容C2的一端连接，二极管D15的阳极端接地，电容Cl的另一端以及电容C2的另一端接地；二极管D16的阴极端与电容C3的一端、电容C4的一端以及芯片Ul的V1N端连接，电容C3的另一端以及电容C4的另一端均接地，芯片Ul的SS/TR端通过电容C5接地，芯片Ul的TR/LCK端通过电阻R4接地，芯片Ul的GND端接地，芯片Ul的BOOT端通过电容C8与芯片Ul的PH端连接，芯片Ul的PH端与二极管D17的阴极端以及电感L1的一端连接，二极管D17的阳极端接地，电感L1的另一端与电容C9的一端以及电容ClO的一端连接，电容C9的另一端及电容ClO的另一端接地；芯片Ul的COMP端与电阻R7的一端以及电容C7的一端连接，电阻R7的另一端通过电容C6接地，电容C7的另一端接地，芯片Ul的VSENSE端与电阻R5的一端以及电阻R6的一端连接，电阻R6的一端接地，电阻R5的另一端与电感L1的另一端连接。
5.根据权利要求2所述的用于万能式断路器的智能控制器，其特征是:所述存储器包括芯片U2，所述芯片U2采用型号为CAT1161W1-42-GT3芯片；芯片U2的VCC端与电源电路(10)提供的+5V电压连接，芯片U2的WP端与电阻R9的一端连接，电阻R9的另一端与电阻RlO的一端、电阻Rll的一端以及电源电路(10)提供的+5V电压连接，电阻RlO的另一端与芯片U2的SDA端连接，电阻Rll的另一端与芯片U2的SCL端连接，芯片U2的/RESET端与电阻R8的一端及电容Cll的一端连接，电阻R8的另一端与电源电路(10)提供的+5V电压连接，电容Cll的另一端接地。
6.根据权利要求1所述的用于万能式断路器的智能控制器，其特征是:所述USB通讯电路(3)包括芯片U3以及接口 J1，所述芯片U3采用信号为XR21V1410的芯片，所述芯片U3的LOWPOWER端通过电阻R79与3.3V电压连接，芯片U3的VCC端与3.3V电压连接，芯片U3的USBD+端、芯片U3的USBD-端与接口 Jl的D+端、D-端对应连接，且芯片U3的USBD+端、芯片U3的USBD-端通过静电保护二极管D31接地，接口 Jl的G端与电容C56的一端以及电感LlO的一端连接，电容C56的另一端与接口 Jl的5V端以及电感LI I的一端连接，电感Lll的另一端与电容C57的一端以及电源电路(10)提供的+5V电压连接；电容C57的另一端与电感LlO的另一端连接，且电容C57的另一端接地，芯片U3的RX端与三极管Ql的集电极端连接，三极管Ql的集电极端还与电阻R77的一端连接，电阻R77的另一端与3.3V电压连接，三极管Ql的基极端与电阻R76的一端，电阻R78的一端以及电容C55的一端连接，电容C55的另一端以及电阻R78的另一端接地，电阻R76的另一端与电源电路(10)提供的+5V电压连接。
7.根据权利要求1所述的用于万能式断路器的智能控制器，其特征是:所述四相电流处理电路(13)包括电阻R12，所述电阻R12的一端与2.5V电压连接，电阻R12的另一端与电容C12的一端以及 电阻R13的一端连接，电阻R13的另一端与电容C13的一端、电容C13的一端、电阻R15的一端以及运算放大器UlA的反相端连接，电阻R15的另一端与电容C14的另一端、运算放大器UlA的输出端以及电感L2的一端连接，电感L2的另一端通过电容C16接地，运算放大器UlA的输出端与电阻R18的一端连接，电阻R18的另一端与电容C17的一端、电阻R20的一端以及运算放大器UlB的反相端连接，电阻R20的另一端与运算放大器UlB的输出端及电感L3的一端连接，电感L3的另一端通过电容C18接地；电容C12的另一端与电阻R17的一端及电阻R14的另一端连接，电阻R14的另一端与电容C13的另一端、电阻R16的一端、电容C15的一端及运算放大器UlA的同相端连接，电容C17的另一端与运算放大器UlB的同相端及电阻R19的一端连接，电阻R19的另一端与电容C15的另一端、电阻R16的另一端、电阻R17的另一端、电阻R21的一端以及2.5V电压连接； 电阻R21的另一端与电容C19的一端及电阻R22的一端连接，电阻R22的另一端与电容C20的一端、电阻R23的一端、电容C21的一端及运算放大器UlC的反相端连接，电阻R23的另一端与电容C21的另一端、运算放大器UlC的输出端、电阻R25的一端及电感L4的一端连接，电感L4的另一端通过电容C22接地，电阻R25的另一端与电容C24的一端、电阻R24的一端及运算放大器UlD的反相端连接，电阻R24的另一端与运算放大器UlD的输出端及电感L5的一端连接，电感L5的另一端通过电容C26接地，运算放大器UlD的负电源端接地，运算放大器UlD的正电源端与+5V电压及电容C25的一端连接，电容C25的另一端接地，电容C19的另一端与电阻R27的一端及电阻R28的一端连接，电阻R27的另一端与电容C20的另一端、电阻R29的一端、电容C23的一端以及运算放大器UlC的同相端连接，电容C24的另一端与运算放大器UlD的同相端及电阻R26的另一端连接，电阻R26的另一端与电容C23的另一端、电阻R29的另一端、电阻R28的另一端、电阻R30的一端以及2.5V电压连接； 电阻R30的另一端与电容C27的一端及电阻R31的一端连接，电阻R31的另一端与电容C28的一端、电容C29的一端、电阻R32的一端及运算放大器U2A的反相端连接，电阻R32的另一端与电容C29的另一端、运算放大器U2A的输出端、电阻R33的一端及电感L6的一端连接，电感L6的另一端通过电容C31接地，电阻R33的另一端与电容C32的一端、电阻R34的一端及运算放大器U2B的反相端连接，电阻R34的另一端与运算放大器U2B的输出端以及电感L7的一端连接，电感L7的另一端通过电容C33接地，电容C27的另一端与电阻R36的一端及电阻R37的一端连接，电阻R36的另一端与电容C28的另一端、电阻R38的一端，电容C30的一端以及运算放大器U2A的同相端连接，电容C32的另一端与运算放大器U2B的同相端以及电阻R35的一端连接，电阻R35的另一端与电容C30的另一端、电阻R38的另一端、电阻R37的另一端、电阻R39的一端以及2.5V电压连接； 电阻R39 的另一端与电容C36的一端及电阻R40的一端连接，电阻R40的另一端与电容C37的一端、电容C34的一端、电阻R41的一端以及运算放大器U2C的反相端连接，电阻R41的另一端与电容C34的另一端、运算放大器U2C的输出端以、电感L8的一端以及电阻R46的一端连接，电感L8的另一端通过电容C35接地，电阻R46的另一端与电容C39的一端、电阻R42的一端以及运算放大器U2D的反相端连接，电阻R42的另一端与电感L9的一端连接，电感L9的另一端通过电容C41接地，运算放大器U2D的负电源端接地，运算放大器U2D的正电源端与电容C40的一端以及+5V电压连接，电容C40的另一端接地；电容C36的另一端与电阻R43的一端及电阻R44的一端连接，电阻R43的另一端与电容C37的另一端、电阻R45的一端、电容C38的一端以及运算放大器U2C的同相端连接，电容C39的另一端与运算放大器U2D的同相端及电阻R47的一端连接，电阻R47的另一端与电容C38的另一端、电阻R45的另一端、电阻R44的另一端以及2.5V电压连接。
8.根据权利要求1所述的用于万能式断路器的智能控制器，其特征是:所述接地保护电路(11)包括运算放大器U4A以及运算放大器U4B，所述运算放大器U4A的同相端与电阻R63的一端、电阻R64的一端、电阻R65的一端、电阻R66的一端、电阻R71的一端、电容C50的一端及电容C51的一端连接，电阻R71的另一端及电容C51的另一端均与2.5V电压连接，运算放大器U4A的反相端与电容C50的另一端、电阻R67的一端、电阻R68的一端、电阻R69的一端、电阻R70的一端、电阻R72的一端及电容C52的一端连接，电阻R72的另一端与电容C52的另一端、运算放大器U4A的输出端、电容C53的一端以及电阻R73的一端连接，电容C53的另一端接地，电阻R73的另一端与运算放大器U4B的反相端以及电阻R75的一端连接，电阻R75的另一端与运算放大器U4B的输出端及电容C54的一端连接，电容C54的另一端接地，运算放大器U4B的同相端通过电阻R74与2.5V电压连接。
9.根据权利要求1所述的用于万能式断路器的智能控制器，其特征是:所述脱扣电路(5)包括电阻R48，所述电阻R48的一端与稳压二极管D18的阴极端及MOS管T3的栅极端连接，电阻R48的另一端与稳压二极管D18的阳极端以及MOS管T3的源极端连接，且稳压二极管D18的阳极端接地，MOS管T3的漏极端与稳压二极管D19的阳极端、电容C42的一端、电阻R49的一端以及运算放大器U3A的同相端连接，稳压二极管D19的阴极端与二极管D20的阴极端、二极管D21的阴极端连接，二极管D20的阳极端及二极管D21的阳极端均与电阻R53的一端、运算放大器U3A的输出端以及电容C43的一端连接，运算放大器U3A的正电源端与24V电压及电容C43的一端连接，电容C43的另一端接地，运算放大器U3A的负电源端接地，电阻R53的另一端与电阻R52的一端、电阻R55的一端、电阻R56的一端、电阻R57的一端、电阻R58的一端电容C47的一端以及二极管D28的阴极端连接，电阻R52的另一端与运算放大器U3A的反相端、电阻R51的一端、运算放大器U3B的反相端以及运算放大器U3D的反相端连接； 电容C42的另一端接地，电阻R51的另一端接地，电阻R49的另一端与电阻R50的一端、二极管D22的阴极端以及二极管D23的阴极端连接，二极管D22的阳极端通过电容C28接地，二极管D23的阳极端通过电容C49接地，电阻R50的另一端接地；电容C43的另一端与运算放大器U3B的同相端、电阻R54的一端、二极管D24的阴极端及二极管D25的阴极端连接，电阻R54的另一端、二极管D24的阳极端以及二极管D25的阳极端均接地； 电阻R55的另一端与运算放大器U3B的输出端、电阻R61的一端、二极管D26的阳极端及二极管D27的阳极端连接，电阻R61的另一端与电阻R80的一端及电容C43的一端连接，电阻R80的另一端及电容C43的另一端均接地，二极管D27的阴极端与运算放大器U3C的反相端、电阻R81的一端以及电容C44的一端连接，电容C44的另一端及电阻R81的另一端均接地，二极管D26的阴极端与运算放大器U3D的同相端、电阻R83的一端及电容C46的一端连接，电阻R83的另一端及电容C46的另一端均接地； 电阻R56的另一端与运算放大器U3C的同相端及电阻R60的一端连接，电阻R60的另一端接地，运算放大器U3C的输出端与电阻R57的另一端以及电容C45的一端连接，电容C45的另一端与MOS管T3的栅极端连接，运算放大器U3D的输出端与电阻R58的另一端以、电阻R62的一端、电容C58的一端以及MOS管T4的栅极端连接，电阻R62的另一端以及电容C58的另一端均接地，电容C47的另一端接地，MOS管T4的源极端接地，MOS管T4的漏极端与二极管D30的阳极端连接，二极管D30的阴极端与二极管D29的阴极端连接，二极管D29的阳极端与二极管D2 8的阳极端连接，且二极管D29的阳极端与24V电压连接。
【文档编号】H02J13/00GK103956829SQ201410183082
【公开日】2014年7月30日 申请日期:2014年4月30日 优先权日:2014年4月30日
【发明者】薛建虎, 程兴宇, 于敏, 许波, 韩瑄, 王祥庚, 高杰 申请人:罗格朗低压电器（无锡）有限公司