一种正弦脉冲宽度调制pwm逻辑竞争的抑制方法
【专利摘要】本发明公开了一种正弦脉冲宽度调制PWM逻辑竞争的抑制方法，该抑制方法中在三角载波信号的上升半周期和下降半周期内，PWM电平只在调制信号与三角载波信号第一次交截时翻转，即一个三角载波信号周期内PWM仅驱动半导体功率器件开、关一次，能有效抑制了SPWM的逻辑竞争，尤其在大功率级联多电平逆变器采用载波移相SPWM调制策略的场合，与现有方法相比，本发明方法能减少功率器件的开关损坏，同时不引入延时，不会干扰多电平的叠加效果，能减小输出多电平的畸变率。
【专利说明】-种正弦脉冲宽度调制PWM逻辑竞争的抑制方法
【技术领域】
[0001] 本发明属于信号调制【技术领域】，具体涉及一种正弦脉冲宽度调制PWM逻辑竞争的 抑制方法。
【背景技术】
[0002] 随着微电子技术的进步，可编程逻辑器件逐渐取代了数字集成电路；而现场可编 程门阵列（FPGA)逻辑器件，因其超大规模集成、高速、低功耗等优点得到了日趋广泛的关 注和应用。
[0003] 作为中高压、大功率电力电子应用中的关键技术，多电平逆变器的实现需要复杂 的调制方法以及多路独立PWM控制信号对多电平系统中的开关器件进行控制。目前常用的 数字信号处理器如TI公司的TMS320F2812(DSP)至多能提供16路独立正弦脉冲宽度调制 (Sinusoidal Pulse Width Modulation，SPWM)的PWM信号，独立使用在很多场合已经无法 满足要求。DSP和FPGA联合使用则具有强大的优势：结构灵活，有较强的通用性，不用修改 硬件即可实现不同的算法；适于单元化设计，提高算法效率；同时其开发周期较短，系统易 于维护和扩展，适用于实时信号处理。
[0004] 此外，大功率级联多电平逆变器的开关器件的开关频率一般不高（即开关周期较 长），而为了保证系统的控制精度，采样频率往往较高，甚至高于开关器件开关频率的2倍， 此时，每个载波周期内调制信号会更新多次，这样会引起逻辑竞争。如图1(a)和图1(b)所 示为三角载波处于上升半周期和下降半周期时正弦脉冲宽度调制（SPWM)PWM逻辑竞争的 原理示意图，当每个FPGA时钟周期都更新调制信号并实时更新CPS-SPWM发生器输出的PWM 信号时，一个载波周期内调制信号u s(t)与三角载波信号ujt)可能交截多次（存在多个 交点），相应的PWM信号会翻转多次，则功率模块的半导体开关器件在预设的单开关周期内 会开、关多次，图1(c)和图1(d)分别给出了三角载波处于上升半周期和下降半周期时逻辑 竞争的实验波形，图中PWM的窄脉冲约5us，大于开关器件常设死区值，能驱动开关器件动 作。逻辑竞争现象会增加输出电平变化次数，增加开关器件的开关损耗，干扰多电平叠加 效果，引入额外的谐波含量，影响控制效果。
[0005] 当系统采样频率高于载波频率的2倍时，若采用传统的在载波波谷点和波峰点处 更新调制波数的方法，会引入较大延时，无法应用于所设计的脉冲发生器。此外刘春喜等在 标题为数字SPWM方法对系统延时的影响（电力自动化设备，2013 (6)，第75-80页）中采用 在FPGA中加入窄脉冲检测环节，凡是宽度小于设定阈值的窄脉冲一律删除，但是在系统闭 环控制时窄脉冲的最大宽度不固定，因而窄脉冲检测环节阈值的选择较困难，此外增加窄 脉冲检测环节会在PWM翻转更新时引入固有的延时，对于级联数目较大的系统由于移相载 波相互错开的相位本身就较小，与检测阈值直接相关的固有延时对载波移相SPWM调制的 干扰很大，难以接受。
【发明内容】
[0006] 针对现有技术所存在的上述技术缺陷，本发明提供了一种正弦脉冲宽度调制PWM 逻辑竞争的抑制方法。
[0007] -种正弦脉冲宽度调制PWM逻辑竞争的抑制方法，在三角载波信号的每个上升半 周期和下降半周期内PWM电平只在调制信号与三角载波信号第一次交截时翻转，在上升半 周期内第一次交截时，则PWM由高电平翻转为低电平，在下降半周期内第一次交截时，则 PWM由低电平翻转为高电平。
[0008] 本发明中的调制信号与三角载波信号交截是指调制信号对应数据与三角载波信 号对应的计数值相等。
[0009] 本发明的逻辑竞争的抑制方法中，在三角载波信号的一个上升半周期或下降半周 期内，PWM信号的电平各翻转一次，即一个三角载波信号周期内PWM驱动半导体功率器件 开、关一次，进而有效抑制了 SPWM的逻辑竞争（可以用于单极倍频载波移相SPWM调制场 合），且不引入延时，能够实现半导体功率器件的高精度、高可靠性驱动控制。
[0010] 所述的正弦脉冲宽度调制基于DSP和FPGA实现，调制信号由DSP通过数据总线写 入 FPGA。
[0011] 所述调制信号的写频率大于所述三角载波信号频率的2倍。
[0012] 所述的三角载波信号为周期性重复的信号，由FPGA采样连续增减计数器模拟，每 个FPGA时钟周期，计数器的值增加一或减少一，计数器从零增加到计数峰值，再逐渐减少 到零，之后逐渐增加，循环往复，其中计数峰值Peak根据以下公式计算： T
[0013] Peuk=^j^， 1 elk
[0014] Telk为FPGA的时钟周期，Tsw为开关器件的开关周期，与三角载波信号周期相等。
[0015] 单极倍频载波移相SPWM策略需要多路移相三角载波信号，分别与级联多电平逆 变器单相中的级联功率模块一一对应，理论上各路三角载波信号的幅值、频率均相同，只是 相位不同，相邻两路三角载波信号的相位差为对应的时间差T shift为： _6] Tshift 七，
[0017] Tsw为功率器件的开关周期，与三角载波信号周期相等，N为移相载波的总路数，与 单相级联功率模块数相等。
[0018] 多路移相载波在FPGA中实现是通过设置各载波对应计数器的计数方向、计数初 值而得到
[0019] 以第1路三角载波信号的峰值时刻作为计数起始点，并令该路移相载波的初始方 向为减计数，其余各级载波的初始方向均为加计数。
[0020] 通过以下方法确定第k路移相载波的计数初值uQ(k): ,,.N - k + ? " ,
[0021] u{){k)=-----x Peak
[0022] 其中，li^kSN。
[0023] 所述的抑制方法包括设置一个用于表示计数器的状态变量，当计数器处于增加计 数时该状态变量置为1，反之当计数器处于减计数时该状态变量置为〇。
[0024] 计数器增加计数时，三角载波信号处于上升半周期，计数器减计数时，三角载波信 号处于下降半周期，因此状态变量实际上表示三角载波信号的状态。
[0025] 所述的抑制方法包括设置两个标志位，分别与所述三角载波信号的上升半周期和 下降半周期对应，在每个半周期的初始时刻该标志位为0,在PWM电平第一次翻转时，将对 应的标志位置为1。
[0026] 利用标志位记录上升半周期或下降半周期内PWM电平是否翻转。
[0027] 所述的抑制方法包括：
[0028] (1)对于每个FPGA时钟周期，当调制信号与三角载波信号交截时，根据所述的状 态变量确定该时钟周期对应的三角载波信号的状态：
[0029] 若状态变量为0,则对应的三角载波信号处于上升半周期，
[0030] 否则，对应的三角载波信号处于下降半周期；
[0031] (2)根据步骤（1)的结果判断相应的标志位并进行如下操作：
[0032] 若对应的标志位为零，则进行PWM电平翻转，并将标志位置为1 ;
[0033] 若对应的标志位为1，则PWM电平不翻转；
[0034] 半周期结束时将该标志位重新置为零。
[0035] 实际上在步骤（1)之前还需要经过初始化过程，在该初始化过程中定义一个状态 变量，以及两个标志位，一个对应于三角载波信号的上升半周期，一个对应于三角载波信号 的下降半周期，初始情况下，状态变量以及两个标志位均为零。对于多路三角载波信号的场 合，则针对每一路三角载波信号都需要定义一个状态变量和两个标志位。
[0036] 本发明的正弦脉冲宽度调制信号逻辑竞争的抑制方法在三角载波信号的同一个 上升半周期或下降半周期内，PWM电平只在调制信号与三角载波信号第一次交截时翻转，能 有效抑制PWM逻辑竞争，减少功率器件的开关损耗。尤其在大功率级联多电平逆变器采用 载波移相SPWM调制的场合，与现有的逻辑竞争抑制方法比较，本发明方法对PWM的抑制效 果更彻底，且不引入延时，不会干扰多电平的叠加效果，能减小输出多电平的畸变率。
【专利附图】
【附图说明】
[0037] 图1 (a)为三角载波处于上升半周期时逻辑竞争的原理示意图；
[0038] 图1 (b)为三角载波处于下降半周期时逻辑竞争的原理示意图；
[0039] 图1 (c)为三角载波处于上升半周期时逻辑竞争的波形图；
[0040] 图1 (d)为三角载波处于下降半周期时逻辑竞争的波形图；
[0041] 图2为本实施例的三相三线星形连接Η桥级联多电平DSTATC0M示意图；
[0042] 图3为基于本发明方法的CPS-SPWM发生器的结构示意图；
[0043] 图4(a)为异步串行发送数据帧示意图；
[0044] 图4(b)为使能封锁时异步串行发送数据帧波形图；
[0045] 图4(c)为使能开放时异步串行发送数据帧波形图；
[0046] 图5(a)为单路三角载波信号原理示意图；
[0047] 图5(b)为多路移相载波原理示意图；
[0048] 图6为本实施例的逻辑竞争的抑制方法的算法流程图；
[0049] 图7(a)为本实施例的逻辑竞争的抑制方法中三角载波信号处于上升半周期时的 原理示意图；
[0050] 图7(b)为本实施例的逻辑竞争的抑制方法中三角载波信号处于下降半周期时的 原理示意图；
[0051] 图8 (a)为DSTATC0M装置空载自稳压时相邻两个级联功率模块交流侧输出电压波 形图；
[0052] 图8(b)为图8(a)的波形的时间轴放大图；
[0053] 图8 (c)为采用传统的窄脉冲检测消除逻辑竞争方法时DSTATC0M装置空载自稳压 输出多电平相电压波形图；
[0054] 图8(d)为图8(c)的波形的时间轴放大图；
[0055] 图8(e)为本实施例的DSTATC0M空载自稳压输出多电平相电压波形图；
[0056] 图8(f)为图8(e)的波形的时间轴放大图；
[0057] 图9 (a)为本实施例的DSTATC0M补偿10kV/2Mvar容量无功负载时输出电压、电流 波形图；
[0058] 图9 (b)为本实施例的DSTATC0M补偿10kV/2Mvar容量无功负载时输出电流的低 频段谐波含量分析结果图。
【具体实施方式】
[0059] 下面将结合附图及【具体实施方式】对本发明进行详细说明。
[0060] 本实施例的正弦脉冲宽度调制信号逻辑竞争的抑制方法应用于DSP和FPGA的 CPS-SPWM(单极倍频载波移相SPWM)发生器，而CPS-SPWM发生器输出的抑制逻辑竞争的 CPS-SPWM信号则用于驱动如图2所示的三相三线制星形连接Η桥级联多电平DSTATC0M的 半导体功率器件，使DSTATC0M向电网注入补偿电流，补偿负载所消耗的无功电流，提高电 网系统的功率因素。级联多电平DSTATC0M主要包括主电路和主控制系统两部分：
[0061] 主电路主要由变流器、滤波电感L以及等效电阻R组成，变流器由Η桥功率模块（Η 桥功率级联模块，每个功率Η桥功率模块具有功率模块控制器，控制芯片为CPLD)级联构 成，通过滤波电感接入电网，单相含有12个功率模块（本实施例中为Η桥级联功率模块，每 个功率模块包括四个开关器件S1、S2、S3和S4)，各功率模块直流侧独立，即每个功率模块 中直流侧的电容两端的电压（直流侧电压U d。）独立，总共有36路直流侧电压，DSTATC0M输 出三相电压分别为Uca，ucb和ucc;，输出三相补偿电流分别为i ca，icb和icc;。ucal、uca2、......、 ucaN分别为DSTATCOM的A相第一级、第二级，……，第N级级联功率模块的交流侧输出电 压。
[0062] 主控制系统主要由一块DSP (数字信号处理器，TI公司的TMS320F2812)、一块 FPGA(现场可编程门阵列，ALTERA公司EP3C系列芯片）和一些电压、电流传感器等外围电 路组成，用于采样电网电压、负载电流、补偿电路以及各直流侧电压（36路），并根据这些信 号构造出PWM信号以对DSTATC0M变流器中的半导体开关器件进行控制。基于DSP和FPGA 抑制逻辑竞争的CPS-SPWM发生器是控制系统的核心部分。
[0063] CPS-SPWM发生器的具体结构如图3所示，主要包括DSP和FPGA，DSP与FPGA通过 电气信号连接，具体为10根地址总线（A0?A9)，16根数据总线（D0?D9)，信号线（S0? S3)，片选（CS)及读（RD)、写（WE)信号线。
[0064] DSP为主控制芯片，用于采样、还原DSTATC0M的电网电压、负载电流以及各级联 功率模块直流母线电压和补偿电流，并根据采集结果构造出级联多电平逆变器各个Η桥 功率模块的调制信号（调制信号路数与功率模块的个数相同），并分别通过数据总线写入 FPGA ；
[0065] FPGA用于接收调制信号，生成移相三角载波信号，并将各路调制信号与相应的三 角载波信号进行比较产生各个功率模块的PWM控制信号（即单极倍频CPS-SPWM信号）。 FPGA按照功能划分加载包括：缓存RAM单元，移相载波生成单元，抑制逻辑竞争的单极倍频 CPS-SPWM生成单元（每相设置一个，分别为A相单极倍频CPS-SPWM生成单元、B相单极倍 频CPS-SPWM生成单元和C相单极倍频CPS-SPWM生成单元），编码与下发单元（每相设置一 个，分别为A相编码与下发单元、B相编码与下发单元和C相编码与下发单元）。
[0066] 缓存RAM单元，用于存储调制信号，在FPGA接收调制信号时，对地址线进行译码， 根据译码结果将数据总线上的数据存入缓存RAM的对应存储单元。
[0067] 移相载波生成单元，用于产生周期性的多路移相三角载波信号，FPGA采用连续增 减计数模式生成三角载波信号；
[0068] 单极倍频CPS-SPWM生成单元，用于将各路调制信号与相应的三角载波信号进行 比较产生各个功率模块的PWM控制信号（即单极倍频CPS-SPWM信号，SPWM信号）。
[0069] 编码与下发单元，用于将SPWM信号进行调制编码并以异步串行通信方式（UART) 经下行光纤发送至各功率模块。数据传输帧格式如图4(a)所示：异步串行发送时每帧数 据历时4us，共10位数据，分别是1位起始位，4位有效数据，1位系统复位信号以及1位停 止位，其余为空闲状态且为高电平。起始位为低电平，停止位为高电平；4位有效数据信号 依次为左桥臂使能信号、左桥臂PWM信号、右桥臂使能信号以及左桥臂PWM信号。使能信号 (包括左桥臂使能信号和右桥臂使能信号）高电平为使能开放，表示系统正常，功率器件可 正常开关工作，低电平则为使能封锁，表不系统故障，封锁PWM控制信号；左桥臂PWM信号、 右桥臂PWM信号分别对应Η桥逆变器左、右桥臂功率器件（开关器件）的驱动信号，高电平 (1)为上管开通下管关断，低电平（0)则是下管开通上管关断；复位信号低电平用于清除故 障时的状态量锁存。
[0070] 图4 (b)、图4 (c)分别给出了 PWM使能封锁和使能开放时的异步串行发送数据帧实 验波形，其中图4(b)和图4(c)中下方的波形为上方波形中虚线框内部分的时间轴放大图。 图4(b)中使能信号位为低电平，此时系统故障，所有功率器件不动作，4(c)中使能信号位 为高电平，表示系统正常，所有功率器件根据PWM驱动信号正常动作。
[0071] 本实施例中DSP写入调制信号的频率为三角载波信号的频率的5倍，相当于一个 三角载波信号周期内，调制信号更新5次，其中三角载波信号频率即功率器件开关频率为 1kHz，DSP写调制信号的频率为5kHz。
[0072] 本实施例中三角载波信号为周期性重复信号，由FPGA采样连续增减计数器模拟， 如图5 (a)所示，每个FPGA时钟周期，计数器的值增加一或减少一，计数器从零增加到计数 峰值，再逐渐减少到零，之后逐渐增加，循环往复；与此同时定义状态变量updown，当计数 器加计数时该状态变量置为1，当计数器减计数时该状态变量置为0。
[0073] 本实施例中单极倍频载波移相SPWM策略需要多路移相三角载波信号，分别与实 施例级联多电平DSTATC0M每一单相中的级联功率模块一一对应，三相共用一套移相载波， 理论上各路三角载波信号的幅值、频率均相同，只是相位不同，相邻两路三角载波信号的相 位差为对应的时间差Tshift为：
[0074] 1_七，
[0075] Tsw为功率器件的开关周期，等于三角载波信号的周期，N为移相载波的总路数，与 实施例的级联多电平DSTATC0M单相级联功率模块数相等（本实施例中N = 12)。
[0076] 本实施例中多路移相载波在FPGA中实现是通过设置各载波对应计数器的计数方 向、计数初值而得到：
[0077] 以第1路三角载波信号的峰值时刻作为计数的起始点，并令该路移相载波的初始 方向为减计数，其余各级载波的初始方向均为加计数。
[0078] 如图5(b)所示，第k路移相载波的计数初值U(l(k)根据以下公式确定： N-k + \ n ,
[0079] ""(々）=-x Peak N
[0080] 其中，Peak为三角载波信号的计数峰值，1彡k彡N。计数峰值Peak根据以下公 式计算： T
[0081] 上 iClk
[0082] Tclk为FPGA的时钟周期。
[0083] 本发明对逻辑竞争的抑制采用在三角载波信号的每个上升半周期和下降半周期 内PWM电平只在调制信号与三角载波信号第一次交截时翻转方法，在上升半周期内第一次 交截时，则PWM由高电平翻转为低电平，在下降半周期内第一次交截时，则PWM由低电平翻 转为高电平，针对每一路三角载波信号，算法流程如图6所示：初始化过程；
[0084] 定义一个状态变量updown，该变量以FPGA的时钟周期作为更新周期；定义了两个 标志位，分别对应于三角载波信号的上升半周期和下降半周期PWM是否已翻转的判断标志 位，分别记为u_f lag和d_f lag,标志量为0表示对应的半周期内PWM信号未翻转，标志量为 1则表示对应的半周期内PWM信号已经翻转。
[0085] 本实施例的逻辑竞争抑制的方法包括如下步骤：
[0086] (1)对于每个FPGA时钟周期，当调制信号与三角载波信号交截时，根据所述的状 态变量updown确定该时钟周期对应的三角载波信号的状态：
[0087] 若状态变量为0,则对应的三角载波信号处于上升半周期，
[0088] 否则，对应的三角载波信号处于下降半周期；
[0089] (2)根据步骤（1)的结果判断相应的标志位并进行如下操作：
[0090] 若对应的标志位为零，则进行PWM电平翻转，并将标志位置为1 ;
[0091] 若对应的标志位为1，则PWM电平不翻转；
[0092] 半周期结束时将该标志位重新置为零。
[0093] 图7(a)和图7(b)给出了 PWM逻辑竞争抑制的原理示意图，图中在三角载波信号 的上升半周期或下降半周期内，调制信号与三角载波信号交截多次，但PWM电平只翻转一 次，无逻辑竞争。
[0094] 图8 (a)和图8 (b)为采用本实施例的抑制方法DSTATC0M装置空载自稳压时A相 中相邻两个级联功率模块（第一个级联功率模块和第二个级联功率模块）交流侧输出电压 波形，其中图8(b)为图8(a)中的波形经时间轴放大的波形，两级电压波形的相位差近似为 45us，与设计值吻合，说明了 CPS-SPWM发生器产生的CPS-SPWM精确度高，同时单个功率模 块单元输出SPWM波形不存在逻辑竞争，证明了本发明所用逻辑竞争抑制方法的可靠性。图 8(c)和图8(d)为采用传统的窄脉冲检测消除逻辑竞争方法时DSTATCOM装置空载自稳压输 出多电平SPWM相电压波形，其中图8(d)为图8(c)中的波形经时间轴放大的波形。图8(e) 和图8(f)采用本实施方法时DSTATCOM装置空载自稳压输出多电平SPWM相电压波形，由图 可见采用传统方法时电平台阶上有较多的错误电平出现，FFT分析显示其总谐波畸变率为 2. 15%，主要是由于检测环节引入的固有延时与12级载波移相相邻载波的移相宽度属于 同一数量级，对输出电压多电平的叠加效果干扰很大。而采用本实施方法时电平台阶上基 本没有错误电平出现，FFT分析显示其总谐波畸变率仅为0. 91 %，正弦度更好，证明了本实 施方法的正确性、优越性。
[0095] 图9 (a)为采用本实施方式时DSTATCOM补偿10kV/2Mvar容量无功负载时的输出 相电压和补偿电流的波形，图9(b)为输出电流的低频段谐波含量分析结果。其 中输出电流的总谐波畸变率（THD)仅为1. 18%，远低于相关标准的要求值，效果令人满 〇
[0096] 本实施例中所有波形图中，未作特殊说明，横轴均为时间轴，纵轴为幅值，/div表 示每格。以图8(b)中11。 3-21^/(1;^，50(^8/(1;^为例，表示相电压11。￡1所在图的纵坐标为21^ 每格，横坐标为500 μ s每格。
[0097] 以上公开的仅为本发明的具体实施例，但是本发明的保护范围并不局限于此，任 何熟悉本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范 围，都应涵盖在本实用发明的保护范围之内。
【权利要求】
1. 一种正弦脉冲宽度调制PWM逻辑竞争的抑制方法，其特征在于，在三角载波信号的 每个上升半周期和下降半周期内PWM电平只在调制信号与三角载波信号第一次交截时翻 转，在上升半周期内第一次交截时，则PWM由高电平翻转为低电平，在下降半周期内第一次 交截时，则PWM由低电平翻转为高电平。
2. 如权利要求1所述的正弦脉冲宽度调制PWM逻辑竞争的抑制方法，其特征在于，所述 的正弦脉冲宽度调制基于DSP和FPGA实现，调制信号由DSP写入FPGA。
3. 如权利要求2所述的正弦脉冲宽度调制PWM逻辑竞争的抑制方法，其特征在于，所述 调制信号的写频率大于所述三角载波信号频率的2倍。
4. 如权利要求1?3中任意一项权利要求所述的正弦脉冲宽度调制PWM逻辑竞争的抑 制方法，其特征在于，所述的三角载波信号为周期性重复的信号，由FPGA采样连续增减计 数器模拟，每个FPGA时钟周期，计数器的值增加一或减少一，计数器从零增加到计数峰值， 再逐渐减少到零，之后逐渐增加，循环往复。
5. 如权利要求4所述的正弦脉冲宽度调制PWM逻辑竞争的抑制方法，其特征在于，所述 的抑制方法包括设置一个用于表示计数器计数状态的状态变量，当计数器处于增加计数时 该状态变量置为1，反之当计数器处于减计数时该状态变量置为0。
6. 如权利要求5所述的正弦脉冲宽度调制PWM逻辑竞争的抑制方法，其特征在于，所述 的抑制方法包括设置两个标志位，分别与所述三角载波信号的上升半周期和下降半周期对 应，在每个半周期的初始时刻该标志位为〇,在PWM电平第一次翻转时，将对应的标志位置 为1。
7. 如权利要求6所述的正弦脉冲宽度调制PWM逻辑竞争的抑制方法，其特征在于，包 括： (1) 对于每个FPGA时钟周期，当调制信号与三角载波信号交截时，根据所述的状态变 量确定该时钟周期对应的三角载波信号的状态： 若状态变量为〇,则对应的三角载波信号处于上升半周期， 否则，对应的三角载波信号处于下降半周期； (2) 根据步骤（1)的结果判断相应的标志位并进行如下操作： 若对应的标志位为零，则进行PWM电平翻转，并将标志位置为1 ; 若对应的标志位为1，则PWM电平不翻转； 半周期结束时将该标志位重新置为零。
【文档编号】H02M1/088GK104124858SQ201410240068
【公开日】2014年10月29日 申请日期:2014年5月29日 优先权日:2014年5月29日
【发明者】陈国柱, 王跃, 杨昆 申请人:浙江大学