一种基于FPGA的高频数字开关电源的制作方法

本实用新型涉及一种开关电源，尤其涉及一种基于FPGA的高频数字开关电源。

背景技术：

目前，开关电源主要包括三类：模拟开关电源，基于单片机控制的开关电源，基于DSP 控制的开关电源；在电力电子电路中，单片机主要用于处理数据采集及运算、调节电压电流、生成PWM信号、监控系统状态、故障自我诊断等方面，作为整个电路的主控芯片，完成多种综合功能。单片机控制器主要由单片机及外围A/D、D/A转换器、PWM芯片等组成。其各部分功能为：A/D转换器对电力系统的电压、电流进行采样，单片机接收并处理采样后的信号，在其内部对信号加以调节，然后将调节好的信号经过D/A转换器传入PWM芯片，该芯片负责产生PWM波形来控制电力开关，达到控制电力转换系统。该类控制器实现了模拟控制器向数字控制器的转变，在一定程度上提高了控制精度，也使控制器可以灵活的调节。数字控制的优越性使得国际上很多大学实验室和科研机构正在积极进行真正意义上的数字控制开关电源控制的研究，但是由于使用了多个控制芯片，电路比较复杂，并且经过多次信号转换，增加了信号延迟，限制了控制精度和稳定性的进一步提高。同时单片机工作频率较低，这也成为电力系统向高频、高精度方向发展的瓶颈。

DSP芯片具有较高的运算速度，能产生PWM信号，可以快速、准确地实现各种控制，因此大幅度提高了控制器的工作频率和精度，也实现了对电力系统设备灵活有效的控制，提高了设备的稳定性。但是该芯片属于串行处理机制，运算过程复杂，速度不快，限制了控制器工作频率的进一步提高。并且该种处理机制容易出现死机、程序跑飞等异常情况，可能会导致电力系统出现故障。如需提高处理速度，则需要增加极多的元件。

脉宽调制(PWM)型DC/DC开关电源变换器广泛应用于照相机、摄像机、PDA、手提电脑等便携式电子产品中。随着便携式产品日益广泛的应用，对开关电源的体积和稳定性提出了更高的要求。PWM型DC/DC变换器有模拟和数字两种架构。模拟架构的产品体积小、功耗低，占市场的主流，但其对噪声很敏感。而数字设计架构可扩展性好，稳定性高，对外界的噪声相对不敏感，正好可以弥补模拟架构的缺点。从DC/DC变换器的发展需求看，数字化控制技术是必须的。目前数字架构DC/DC的设计中，普遍存在PWM信号占空比的分辨率难以提高的缺点。

目前A/D转换芯片有三种类型：逐次逼近A/D转换、双积分A/D转换和并行A/D转换。逐次逼近A/D转换器完成一次转换所需时间与其位数和时钟脉冲频率有关，位数越少，时钟频率越高，转换所需时间越短。逐次逼近A/D转换器具有转换速度快、精度高的优点。双积分A/D变换的特点是抗工频干扰能力强，由于两次积分是相对比较，对器件的稳定性要求不高，容易实现高精度转换。三位并行A/D转换为例来介绍并行A/D转换器的原理。转换电路由电压比较器、寄存器和编码电路三部分组成。用八个电阻将一个参考电压分成八个等级，其中七个等级的电压分别作为七个比较器的参考电压，其数值分别为/15、3 /15、…、13/15，量化单位X＝2/15。其输入电压为v，它的大小决定各比较器的输出状态。然后将这七个比较电平分别接到七个比较器的输入端作为比较基准进行比较。并行A /D转换具有如下特点：由于转换是并行的，转换速度只受比较器、触发器和编码电路延迟时间的限制，因此是速度最快的转换方法；随着分辨率的提高，元件数目会按几何级数增加。一个n位的转换器需用多个比较器，八位转换器就需要255个比较器。由于位数越多，电路越复杂，因此制成分辨率较高的集成并行A/D转换器是比较困难的；使用这种含有寄存器的并行A/D转换电路时，可以不用附加取样.保持电路，因为比较器和寄存器兼有取样.保持功能。

技术实现要素：

本实用新型的目的在于：针对上述由于开关电源DSP芯片采用串行处理机制而导致元件简单与占空比的分辨率难以兼顾的问题，本实用新型提供一种硬件结构简单和PWM信号占空比的分辨率高兼顾的一种基于FPGA的高频数字开关电源。

本实用新型采用的技术方案如下：

一种基于FPGA的高频数字开关电源,包括依次连接的基准电压模块，FPGA控制模块，驱动模块，降压转换模块，负载；FPGA控制模块包括时钟控制电路，A/D转换电路，数字 PI控制电路和DPWM电路；基准电压模块输出恒定电压，时钟控制电路将电压信号转化成模拟信号输出到A/D转换电路，数字PI控制电路和DPWM电路，A/D转换电路将模拟信号与恒定电压作对比转化和输出最为接近的数字信号，数字PI控制电路根据参考电压与基准电压通过比较得误差信号，根据误差信号进行积分和微分进行控制调节并输出，DPWM电路根据接收到的信号产生波形，通过调整输出脉冲的宽度，使输出信号，驱动电路根据DPWM 电路输出信号按照其控制目标的要求，可以使其电源开通或关断的信号，降压转换模块降低输入电压，使电压与负载匹配。A/D转换电路采用分级并行转换，A/D转换电路包括依次连接的第一八位转换器，第二并行A/D转换器和第三并行A/D转换。

其中数字PI控制器和DPWM在FPGA上实现。主电路输出电压反馈，经过ADC后得到参考电压。参考电压与基准电压通过比较得到输出误差信号，经过PI后送到DPWM，输出占空比信号控制主电路开关通断。当输入信号变化时，DPWM输出脉冲信号的占空比随之改变。当使用FPGA数字控制器时，电压环的调节方式是数字化的Pl调节。对于不同的负载对象可以修改PI调节器参数来满足性能指标要求。

三位并行A/D转换的输入与输出转换关系对照表参照下表所示。

积分(I)表示了过去积累的信息，它能消除系统的静差，改善系统静态性能；微分(D) 在信号变化时有超前控制作用，表示了将来的信息，在过程开始时，强迫过程加速进行，过程结束时减少超调，克服振荡，提高系统的稳定性，加速系统的过渡过程。采取分级并行转换的方法；例如8位转换器可以经第一级低4位，再将高4位进行并行A/D转换，得到模拟量，将输入电压与模拟电压相减，得到的差再进行并行A/D转换，得到低4位输出。这种方法在速度上作了一点牺牲，但大大减少了元件数目，而PWM信号占空比的分辨率又较高；解决了提高分辨率和增加元件数的矛盾。

具体地，数字PI控制电路采用压环的调节方式。

具体地，时钟控制电路包括用于实现倍频和分频的内嵌入式锁相环PLL。

选择输入的系统时钟频率为50MHz，通过PLL分频后就可以得到DPWM模块的计数时钟 fclk，A/D的触发时钟，控制外部的A/D转换器。时钟控制框图时钟控制电路包括AD时钟控制、数字PI时钟控制和DPWM时钟控制3个模块，它们在同步时钟的协同下工作，实现不关电源的数字化控制FPGA片内嵌入式锁相环PLL可以与输入的时钟信号同步，并可以作为参考信号实现锁相，从而输出一到多个同步倍频或分频的片内时钟，以供逻辑系统应用。与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，减少片内干扰；还可以改善时钟的建立和保持时间。锁相环能对输入的参考时钟相对于某一输出时钟同步独立乘以或除以一个因子，并提供任意的相移和输出信号占空比。

具体地，DPWM电路采用模块化，包括选择器，比较器、计数器、死区发生器。PWM是把幅度值转化为时间值，挣制主电路的开关通断。主电路的工作频率不变，输出电压的反馈信号作用到控制电路，调制PWM波形，通过调整输出脉冲的宽度，使输出电压稳定。在PWM开关电源中，PWM波形的产生及其准确调制至关重要。数字PWM的分辨率直接关系到输出电压的稳态精度。DDS(数字信号处理)技术建立在采样定理基础上，根据相幅转换方式的不同，分为查询表法和计算法。查询表法中存储有不同相位对应的幅度值，通过相位累加器输出的相位值寻址，输出对应的幅度序列，实现相幅转换。计算法是通过计算相位累加器输出的相位值得到对应的幅度值，实现相幅转换。基于查询表法的电路设计十分常用，电路一般由相位累加器、移相累加器、波形表存储器组成。其工作原理是由相位累加器完成相位地址的累加，累加的一方是相位每次变化的长度，另一方是累加器上～次输出结果的反馈值。相位累加器的输出一方面反馈到输入端作为下一次累计的一个输入，另一方面根据需要进行合理的截断，将截断后的地址送入移相累加器。移相累加器的主要是根据需要改变波形的初始相位，累加的一方是改变初始相位的数据，另一方是相位累加器截断后的输出。移相累加器的输出作为地址寻址ROM波形表存储器，查询并输出对应的波形幅值数据。DDS结构框图参照附图3所示。

DPWM模块的设计包含了5个主要的逻辑块和相关的外围电路。实现8位的精度，DPWM 读取8位PI码d[7:0]作为控制信号，然后根据相应的PI码输出相应的占空比。

d[7:0]的输入范围是00000000～11111111，将其转化为十进制数，当d为n时，输出的占空比为(n+1)/256，DPWM在开关频率f_s＝1MHZ下工作，采用3位计数器和5位选择器 (n_c＝3，n_d＝5)，晶振频率为f_{syn_clk}＝8MHZ作为系统的同步时钟频率。DPWM读取8位PI码d[7:0]作为控制信号，根据PI码输出相应的占空比信号。一个开关周期开始时RS置位，DPWM输出高电平。时钟信号经过脉冲序列发生器产生个脉冲信号，脉冲信号的频率为在一个PWM输出周期内有2⁸＝256个块。输入的八位占空比信号d[7:0]，分成两支，其中d[4:0]，即n_d＝5位进入多路选择器。设计中为了消除信号间的竞争和毛刺，多路选择器采用个延迟环。延迟环输出信号作为计数器和与门的输入，高3位信号d[7:5]送入3位比较器a的输入端，n_c位计数器得到cnt[2:0]与高位部分进行比较，若相等输出为‘1’，不相等输出为‘0’，用于控制R-S触发器的Reset 端，cnt与‘0’相比较，相等输出为‘l’，不相等输出为‘0’控制Set端。当计数器输出 cnt与n_d高位部分相等，根据n_c代表的十进制数所选择的脉冲信号出现高电平，RS触发器复位，PWM输出为低电平，实现脉宽调制。

综上所述，由于采用了上述技术方案，本实用新型的有益效果是：

1.积分(I)表示了过去积累的信息，它能消除系统的静差，改善系统静态性能；微分 (D)在信号变化时有超前控制作用，表示了将来的信息，在过程开始时，强迫过程加速进行，过程结束时减少超调，克服振荡，提高系统的稳定性，加速系统的过渡过程。采取分级并行转换的方法；例如8位转换器可以经第一级低4位，再将高4位进行并行A/D转换，得到模拟量，将输入电压与模拟电压相减，得到的差再进行并行A/D转换，得到低4位输出。这种方法不但大大减少了元件数目，而PWM信号占空比的分辨率又较高；解决了提高分辨率和增加元件数的矛盾。

2.时钟控制框图时钟控制电路包括AD时钟控制、数字PI时钟控制和DPWM时钟控制3 个模块，它们在同步时钟的协同下工作，实现不关电源的数字化控制FPGA片内嵌入式锁相环PLL可以与输入的时钟信号同步，并可以作为参考信号实现锁相，从而输出一到多个同步倍频或分频的片内时钟，以供逻辑系统应用。与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，减少片内干扰；还可以改善时钟的建立和保持时间。锁相环能对输入的参考时钟相对于某一输出时钟同步独立乘以或除以一个因子，并提供任意的相移和输出信号占空比。

3.采用DDS,降低成本、减少功耗、提高PWM的占空比高分辨率和快速转换时间优点。

附图说明

图1是本实用新型高频数字开关电源的结构图；

图2是FPGA控制的结构图；

图3是DDS结构框图；

图中标记：1-基准电压模块；2-FPGA控制模块；3-驱动模块；4-降压转换模块；5-负载；6-DPWM电路；7-数字PI控制电路；8-A/D转换电路，9-时钟控制电路。

具体实施方式

本说明书中公开的所有特征，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

下面结合图1、图2、图3对本申请作详细说明。

实施例1

一种基于FPGA的高频数字开关电源,包括依次连接的基准电压模块1，FPGA控制模块2，驱动模块3，降压转换模块4，负载5；FPGA控制模块包括时钟控制电路9，A/D转换电路 8，数字PI控制电路7和DPWM电路6；基准电压模块1输出恒定电压，时钟控制电路9将电压信号转化成模拟信号输出到A/D转换电路8，数字PI控制电路7和DPWM电路6，A/D 转换电路8将模拟信号与恒定电压作对比转化和输出最为接近的数字信号，数字PI控制电路7根据参考电压与基准电压通过比较得误差信号，根据误差信号进行积分和微分进行控制调节并输出，DPWM电路6根据接收到的信号产生波形，通过调整输出脉冲的宽度，使输出信号，驱动模块3根据DPWM电路6输出信号按照其控制目标的要求，可以使其电源开通或关断的信号，降压转换模块4降低输入电压，使电压与负载匹配；A/D转换电路8采用分级并行转换，A/D转换电路8包括依次连接的第一八位转换器，第二并行A/D转换器和第三并行A/D转换器。

实施例2

在实施例1的基础上，数字PI控制电路7采用压环的调节方式。

实施例3

在实施例1或2的基础上，时钟控制电路9包括用于实现倍频和分频的内嵌入式锁相环PLL。

实施例4

在实施例3的基础上，DPWM电路6采用模块化设计，包括选择器，比较器、计数器、死区发生器。

针对实施例4，进行仿真波形实验：

比较器模块仿真波，clk100为比较器时钟，dataa、datab为比较器两输入端，AeB为比较器输出，当dataa＝datab时，输出为高电平，否则为低；

计数器模块的仿真,clk100为计数器的时钟信号，q为计数器输出。在一个时钟周期内， q不断增加，实现计数；

死区发生器模块的仿真,clk100为死区计数器的时钟信号，d_set为输入的占空比信号， pwm_U，pwrn_IU，pwm_V，pwm_IV，pwm_W，pwm_IW分别为输入的PWM控制信号，dpwm_U， dpwm_IU，dpwm_V，dpwm_IV，dpwm_W，dpwm_IW分别为死区发生器输出的PWM控制信号。

PWM在10个周期内的仿真波形，clk表示系统时钟，AD表示输出电压反馈，PWM为开关控制脉冲。从输出波形可以看出随着反馈电压的变化，开关控制脉冲占空比随之变化。当输出电压变化时，系统迅速响应，响应时间在一个开关周期内。