用于浪涌保护的电压箝位电路的制作方法

本文中所描述的实施例大体上涉及夹持电路，其用于在线缆连接到其上时保护浪涌电压。

背景技术：

在一些电路设计中，瞬态电压抑制(tvs)用于浪涌保护。在浪涌电压高于某一电平时电子装置中的tvs电路被触发且浪涌通过tvs电路放电到接地平面。由于用于实施tvs的组件数量和成本导致使用tvs的系统的物料清单(bom)增加。此外，由于从受保护的内部电路连接到c型或其它插座的每个信号线使用tvs电路，因此需要多于一个tvs电路。因此，额外印刷电路板(pcb)区域用于实施tvs电路。

技术实现要素：

下文呈现各种实施例的简要概述。在以下概述中可以做出一些简化和省略，其意在突出和介绍各种实施例的一些方面，但不限制本发明的范围。在稍后的章节中将详细描述足以让本领域的普通技术人员能获得且使用本发明性概念的实施例。

各种实施例包括箝位电路，所述箝位电路安置于插座与在插头连接到所述插座时受保护的电路之间，所述箝位电路包括：电压检测器，其被配置成相较于阈值电压确定浪涌电压的电平，所述电压检测器包括串联连接的第一导电类型的多个场效应晶体管(fet)、第二导电类型的第一fet和与所述多个fet并联的第一电阻器、与所述第一fet并联的所述第一导电类型的第二fet；以及放电电路，其在所述浪涌电压接近所述阈值电压时使所述浪涌电压放电。

插座可包括多个插脚，以与插头一起使电力环路完整。

箝位电路可包括安置于箝位电路与插座之间的电流限制电阻器。

电流限制电阻器可在芯片外且与受保护电路不在相同基板上。

箝位电路可驻存在与受保护电路相同基板上的芯片上。

多个fet可被配置为用以检测所述浪涌电压的分压器。

多个fet可与第二电阻器串联且跨第二电阻器的电压确定第二导电类型的第一fet是否接通。

第二导电类型的第一fet可与第一电阻器串联，且跨第一电阻器的电压可确定所述第一导电类型的第二fet是否被接通。

箝位电路可包括第二导电类型的大型晶体管，其中来自第一导电类型的第二fet的栅极控制第二导电类型的大型晶体管，其中大型晶体管的大小被设定成使浪涌电压放电。

箝位电路可包括从第二导电类型的大型晶体管的栅极连接到接地的电阻器。

各种实施例还包括使用箝位电路使浪涌电压放电以保护电子电路的方法，所述方法包括：在插座处接收浪涌电压，确定浪涌电压是否高于阈值电压，使用包括第一导电类型的晶体管的分压器检测浪涌电压，使用降低的浪涌电压触发第二导电类型的晶体管，触发第一导电类型的第二晶体管以接通放电电路，以及使浪涌电压放电到接地以保护电子电路。

浪涌电压可在插座处接收。

方法可包括使用安置于箝位电路与插座之间的电流限制电阻器。

电流限制电阻器可在芯片外且与受保护电路不在相同基板上。

箝位电路可驻存在与受保护电路相同基板上的芯片上。

分压器可与第一电阻器串联与跨第一电阻器的电压确定第二导电类型的晶体管是否被触发。

跨第一电阻器的电压可确定第一导电类型的第二晶体管是否被接通。

使浪涌电压放电可包括接通第二导电类型的大型晶体管以使浪涌电压放电。

附图说明

本发明的额外目标和特征当结合图式获取时将从以下详细描述和所附权利要求书中更加显而易见。尽管示出且描述若干实施例，但在每个附图中类似的参考数字识别类似的零件，在附图中：

图1示出根据本文中描述的实施例的插头和插座；以及

图2示出根据本文中描述的实施例的用以保护电子装置的箝位电路的电路图。

具体实施方式

应理解，图式仅为示意性的且不按比例绘制。还应理解，贯穿图式使用的相同附图标记表示相同或相似的零件。

描述和图式示出各种示例性实施例的原理。将了解，本领域的技术人员将能够设计各种布置，尽管本文中未明确地描述或示出所述布置，但其体现本发明的原理且包括于本发明的精神和范围内。此外，本文中所引述的所有例子主要明确地意图出于教学目的辅助读者理解本发明的原理和由发明人所提供用以深化本领域的概念，且所有例子应视为并不限制此类特定引述例子和条件。另外，除非另有指示(例如，“或另外”或“或在替代方案中”)，否则如本文中所使用的术语“或”是指非排他性的或(即，和/或)。此外，本文中所描述的各种实施例未必相互排斥，这是因为一些实施例可与一个或多个其它实施例组合，从而形成新的实施例。如本文所使用，除非另外指明，否则术语“上下文”和“上下文对象”应被理解成同义。例如“第一”、“第二”、“第三”等描述词不意图限制所论述元件的次序，且用于区分一个元件与下一元件，且通常可互换。

本文中所描述的实施例包括电压箝位电路，所述电压箝位电路被配置成保护电子装置电路免受过电压、浪涌电压、静电放电(esd)和接口处的其它电压尖峰损坏。在第二电子装置的插头联接到第一电子装置上的插座时损害电压增大可能在第一电子装置的插座处出现。插头到第一电子装置的联接可以是直接连接或可通过具有变化长度的线缆或电线。插座可接纳例如usb2.0、usbc型、usb3.1的usb插头，或本领域中已知的其它类似插头。

本文中所描述的具有电压箝位电路的实施例可集成在受保护的电路的相同硅基板上，所述受保护电路连接到c型或其它插座，而几乎没有额外费用。相比于其它设计，减少bom且免去对pcb上额外区域的需要。

图1示出连接到第一电子装置的部分示出的印刷电路板(pcb)130的插座120。插座120可接纳各种类型的插头，包括usb2.0、usbc型、usb3.1或易受电压浪涌影响的类似插座。pcb130可包括易受过电压损坏影响的数个电路。pcb130可用围封在插座120内的多个插脚125端接。图1中还示出线缆110和可插入到插座120中的插头115，例如c型插头。

在物理层(phy)协议系统中，例如在插头115插入到插座120中前的瞬态时间期间，可为具有插头115的线缆110预充电，且在插头115处可存在高电压。在插头115联接到插座120时，可将电压传输到插座120，从而引起插座120的插脚125处的浪涌电压。如果电路未受保护，那么浪涌电压可常常过高而损坏连接到电子装置(未示出)内的pcb130的电路。

图2示出根据本文中描述的实施例的被配置成保护电子装置220的箝位电路210的电路图200。箝位电路210可包括与连接到插座120的电子装置220在相同基板上的电压检测器230和放电电路240。在箝位电路210中，大于基线的任何电浪涌均通过浪涌保护器接地，而正常电压被持续供应到电子装置220。标记“a”的电路图的区段可表示包括箝位电路210和电子装置220的(pcb)130。侧“a”可被称为芯片上。图1中所示出的区域“b”可标记为芯片外，表示插座120中pcb130外部的区域。

电压检测器230可包括多个pmosfet270以检测插座120的保护线260处接收的浪涌电压。电压检测器230确定在保护线260处接收的浪涌电压是否足够高以通过放电电路240放电。前述电压检测器230是一对二极管272和274，例如静电检测(esd)二极管，以箝位到供应线或来自接地的任何过量输入电压。

浪涌电压可由于插头115联接到插座120引起，由于静电放电(esd)或在将损坏电子装置220内的电路的电压下发生的其它过电压事件引起。电压检测器230可在插头115连接到插座120时检测来自插头115的浪涌电压。在浪涌电压高于阈值水平时，电压检测器230触发放电电路240以使浪涌电压放电且将电子电路220的电压电平箝位在所期望水平。为了限值放电电流，可在箝位电路210的输入处包括串联电阻器r4。

在电压检测器230中，fet270可额定的在小电压下且大小被设定成限制电压检测器电路230的大小。fet270可将漏极连接到栅极，从而准许fet270充当二极管，且电流在一个方向上流动。取决于预期的保护电压，fet270之间的虚线指示电压检测器230可被配置有变化数量的fet270。串联的fet270将充当分压器，跨每个晶体管和电阻器的电压。通过串联的fet270的电流可标示为i1。举例来说，五个串联的fet270可实施于电压检测器电路230中。如果15伏特的浪涌电压到达保护线260，那么浪涌电压将在五个fet270和电阻器r1当中分布。

电压检测器230还可包括nmosfet281和291。nmosfet281的栅极可受fet270的栅极/漏极端处的分压电压控制。跨电阻器r1的电压将相当于施加到nmosfet281的栅极的电压。在浪涌事件中，跨电阻器r1的电压v1可足够大以接通nmosfet281。还包括电阻器r2和pmosfet291。浪涌事件中通过r2的电流i2可产生足够高以接通晶体管291的电压。在接通晶体管291时，浪涌电压可通过放电电路240放电。

如图2中所示出，放电电路240可包括大型nmosfet296和电阻器r3。晶体管296的大小可被设定成且额定成经受约20伏特的浪涌电压。在浪涌电压存在于线vline上时，电流流动通过晶体管291且通过电阻器r3以在晶体管296的栅极处形成压降。晶体管296可接通且箝位线vline上高于阈值电压的任何电压。

根据国际电工委员会的电磁兼容性标准iec61000-4-5，浪涌电压的斜升时间为约8us且斜降时间为约20us。此总斜变时间可能过慢而不能触发电子装置的现有内部esd保护电路。在斜升时间小于且快于约100ns时，现有esd保护电路可被触发以保护电子装置。在斜升时间慢于100ns时，箝位电路210可响应浪涌且保护电子电路220。

本文中所描述的实施例可集成在与连接到插座120的电子装置电路220相同的硅基板中。箝位电路210可有效地保护电子装置电路220免受浪涌电压影响，而不使用例如具有大材料清单、使用更多空间且添加复杂度的瞬态电压抑制器(tvs)的解决方案。本文中所示出且描绘的箝位电路的实施例具有低成本、高性能和高度集成。

在操作中，当在保护线260处的电压低于220的最大可承受电压时，放电电路240不被触发且保护线上的电压可由以下等式(1)表达：

vprot_line＝v270+vr1＝n*a*vt*ln(id/is)+r1*id，(1)

其中id是通过晶体管管柱270的电流，vt＝kt/q，在室温下约为26mv，n是晶体管270的数目，a是cmos的非理想因数，其大于1，且is是用以描述传输特性的恒定电流。跨电阻器r1的电压vr1可由以下等式表达：

vr1＝vprot_line-vt*a*ln(id/is)(2)，

其中

id＝is*exp(vmpdx/(n*a*vt))(3)

根据等式(1)到(3)，在为非浪涌事件的正常操作模式期间，也就是说，当在保护线260处的最大电压低于220的最大可承受电压vmax时，电压足够大以传递电流id通过高侧二极管272。低侧二极管274被配置成阻挡保护线260中的任何电流进入接地线300且影响电子装置电路220。在非浪涌事件中，通过晶体管管柱270的电流id将足够低以使得跨电阻器r1的电压v1足够低以保持nmos晶体管281关断。由于nmos晶体管281是关断的，因此几乎没有电流流动通过电阻器r2，且跨电阻器r2的电压保持足够低以使pmos晶体管291的栅极处的电压也处于关断状态。由于晶体管291是关断的，因此电流将不流动通过晶体管291且大型nmos晶体管296的栅极处将不存在足够的电压电势，因此在非浪涌事件期间放电电路240也是关断的。此配置确保极低漏电流通过电压检测器230和放电电路240从保护线260到gnd300。

或者，在浪涌电压斜升且接近vmax时，通过晶体管管柱270的电流id增加更快，且因此跨电阻器r1的v1的电平增加，直到其足够高以接通nmos晶体管281为止。由于晶体管281被接通，电流将流动通过电阻器r2且跨r2的电压将足够高以接通pmos晶体管291。由于晶体管291被接通，跨r3的电压将足够高以接通nmos晶体管296，且保护线处的电压将被箝位，因此，电子装置电路220受到保护。

在电压箝位期间，存在从保护线260通过电流限制电阻器250，通过大型nmos晶体管296到gnd的放电电流。

放电电流可高达几安培。晶体管296的大小可足够大以承受放电电流id。

晶体管281和电阻器r2与晶体管291和电阻器r3一起可被配置成两个共用源极放大器以确保箝位电路210足够强大以驱动大型放电晶体管296。

本文中所描述的实施例将晶体管描述成第一导电类型和第二导电类型。本领域的技术人员可认识到各种晶体管270、281、286和291的导电类型可与要求电路210的功能性保持相对一致的情况相反。

尽管已通过特定参考各种实施例的某些方面详细地描述了各种示例性实施例，但是应理解，本发明能够具有其它实施例，且其细节能够在各种显而易见的方面中进行修改。如本领域的技术人员显而易见，可以实现变化和修改同时保持在本发明的精神和范围内。因此，前述公开、描述和图式仅出于说明性目的且不以任何方式限制本发明，本发明仅由权利要求书限定。