专利名称：延迟电路、具有延迟电路的电路系统及其方法
技术领域：
本发明涉及电路领域，更具体地，本发明涉及一种延迟电路。
背景技术：
延迟电路在半导体行业中得到了广泛的应用。通常，延迟电路由基于如图1所示的互补金属氧化物半导体(CMOS)反相器单元10所构成。如图所示，当CMOS反相器单元10工作时，P型金属氧化物半导体场效应管(MOSFET) 101或N型M0SFET102会与负载电容104一起构成一个电阻-电容(RC)回路。该回路具有传输延时，能够使输入信号延迟。一般来说，CMOS反相器单元10不会受电源电压的影响而剧烈变化。但是，在某些应用中，需要延时跟随电源电压Vcc变化而变化，用以使电路系统能够免受电源电压波动的干扰。例如，在同步整流降压(Buck)变换器或其控制器中，Buck变换器的死区时间会随着电源电压Vcc的下降而延长。这是由于当电源电压Vcc下降时，栅极驱动电路的传输延时会增加。因此，需要一种延迟电路，其延时可以随电源电压变化而显著变化，以补偿并优化变换器系统死区时间。尽管具有反馈回路的数字延迟电路可以解决这些需求，但是它成本较高，结构复杂并且会占用较大的电路面积。
发明内容
针对上述一个或多个问题，提出了延迟电路及其电路系统和方法。提供了一种延迟电路，包含:反相器，具有一个输入端、一个输出端、一个电源端和一个接地端，其中输入端耦接接收一个输入信号，输出端提供一个输出信号；负载电容，耦接在反相器输出端和参考地之间；电压箝位模块，耦接在电源电压和电源端之间，或者参考地和接地端之间，其中电压箝位模块在电流流过时产生一个压降，使得延迟电路的传输延时在电源电压下降时延长。本发明的另一实施例公开了一种电路系统，其特征在于，所述电路系统包含:第一信号路径，包含一个第一功能电路模块，其中所述第一功能电路模块由电源电压供电，所述第一功能电路模块接收一个第一信号，产生一个具有第一传输延迟时间的第三信号，其中所述第一延迟时间随电源电压的下降而延长；第二信号路径，包含一个延迟电路，其中所述延迟电路接收一个第二信号，产生一个具有第二传输延迟时间的第四信号；第二功能电路模块，耦接到所述第一信号路径和所述第二信号路径，根据所述第三信号和所述第四信号，产生一个第五信号；其中，所述延迟电路至少包含一个延迟单元，所述延迟单元包含:第一反相器，具有一个输入端作为所述延迟单元的输入端、一个输出端作为所述延迟单元的输出端、一个电源端和一个接地端；负载电容，耦接在所述反相器输出端和参考地之间；以及电压箝位模块，耦接在电源电压和所述电源端之间，或者参考地和所述接地端之间，其中所述第一电压箝位模块在电流流过时产生一个压降，使得所述第二传输延迟时间在电源电压下降时延长。本发明的又一实施例公开了一种延迟输入信号的方法，其特征在于，所述方法包含:引入一个输入信号到一个反相器；产生一个根据所述输入信号反相并延迟后的输出信号；以及产生一个箝位电压到所述反相器的电源端，其中所述箝位电压为电源电压被拉低一个第一压降后得到；或产生一个箝位电压到所述反相器的接地端，其中所述箝位电压为参考地电位被上拉一个第二压降后得到。本发明的再一实施例公开了一种同步电路系统的方法，其中所述电路系统包含一个第一信号路径和一个第二信号路径，所述第一信号路径上的引入了一个第一信号，所述第一信号在所述第一信号路径上被延迟了第一传输延时，所述第一传输延时随电源电压的下降而延长，所述第二信号路径上引入了一个第二信号，其特征在于，所述方法包含至少一个延迟流程，所述延迟流程包含:将一个反相器接入所述第二信号路径，所述反相器具有输入端、输出端、电源端和接地端；以及产生一个第一箝位电压到所述反相器的电源端，其中所述第一箝位电压为电源电压被拉低一个第一压降后得到；或产生一个第二箝位电压到所述反相器的接地端，其中所述第二箝位电压为参考地电位被上拉一个第二压降后得到。与现有技术相比，本发明所公开的延迟电路结构简单，延迟时间在电源电压下降时能够显著延长，能够解决现有技术中电路系统出现的不同步问题。
下列附图涉及有关本发明非限制性和非穷举性的实施例的描述。除非另有说明，否则同样的数字和符号在整个附图中代表同样的部分。附图无需按比例画出。另外，图中所示相关部分尺寸可能不同于说明书中叙述的尺寸。为更好地理解本发明，下述细节描述以及附图将被提供以作为参考。图1所示为现有技术中典型反相器延时单元10的电路示意图。图2示出了根据本发明的一个实施例的延迟电路单元20的电路示意图。图3示出了依据本发明一个实施例的电压箝位模块203的电路示意图。图4A、图4B、和图4C所示为依据本发明一个实施例，延迟单元20在不同电源电压VCC下理想化的输出低到高转换的瞬态响应波形图。图5A和图5B示出了 CMOS反相器延迟单元10和根据本发明一个实施例的延迟单元20在低电源电压VCCL下的输出信号低到高总延时时间比较的实际波形示意图。图6示出了根据本发明另一实施例的延迟单元60的电路示意图。图7示出了依据本发明另一个实施例的电压箝位模块603的电路示意图。图8示出了根据本发明一个实施例的具有延迟电路81的系统80的模块示意图。图9A、图9B、和图9C根据本发明的一些实施例示出了延迟电路81的几个电路示意图。图10示出了根据本发明一个实施例的具有延迟电路81的系统100的具体电路示意图。图11示出了根据本发明一个实施例的电压变化器系统100的工作波形示意图。图12示出了根据本发明一个实施例的电压变换器系统100的两条信号路径的延迟时间特性示意图。图13A示出了根据本发明的一个实施例的电压变换器系统100的死区时间特性的
实验结果图。
图13B示出了根据现有技术的一个电压变换器系统的死区时间特性的实验结果图。图14示出了根据本发明一个实施例的一种延迟信号方法的流程示意图。图15示出了根据本发明的一个实施例的一种同步电路系统方法1500的流程示意图。贯穿附图的相同的附图标记代表相同或相似的部件或特征。
具体实施例方式下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是:不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的器件结构、材料或方法。图2示出了根据本发明的一个实施例的延迟电路单元20的电路示意图。如图2所示，延迟电路单元20包含反相器21，其中反相器21具有一个输入端208，一个输出端209，一个电源端210和一个接地端211。在图不实施例中，反相器21为CMOS反相器,包含一个P 型 MOSFET (PMOS) 201 和一个 N 型 MOSFET (NMOS) 202。输入端 208 耦接到 PMOS 201 和 NMOS202的栅极，引入一个输入信号VIN。输出端209与PM0S201的漏极和NM0S202的漏极分别耦接，输出延迟后的信号V0UT。输出端209进一步耦接到负载电容204。在一个实施例中，负载电容204为CMOS反相器的寄生电容。在其它实施例中，负载电容204还可能包含其它类型的电容。NM0S202的源极作为反相器21的接地端，连接到参考地。在一个实施例中，参考地为系统地。在图2中，延迟单元20进一步包含电压箝位模块203。电压箝位模块203的第一端2031耦接到反相器21的电源端210，第二端2032耦接电源电压V。。。其中PMOS201的源极作为电源端210。当有电流流过时，电压箝位模块203产生一个压降VK。在一个实施例中，压降\基本为一个常数。输入信号VIN被反相器21反相。在电压箝位模块203的作用下，当电源电压Vcc下降时，延迟单元20的在输入信号VIN下降沿的延时会显著延长。关于电压箝位模块203的具体结构和功能将在下文中描述。 图3示出了依据本发明一个实施例的电压箝位模块203的电路示意图。在图示实施例中，电压箝位模块203包含一个二极管连接的PMOS 301，即PMOS 301的漏极和栅极连接在一起，形成电压箝位模块203的第一端2031。PMOS 301的源极作为电压箝位模块203的第二端2032。 图4A、图4B、和图4C所示为依据本发明一个实施例，延时单元20在不同电源电压Vrc下理想化的输出低到高转换的瞬态响应波形图。为了方便理解，输入信号的逻辑高电平定义为VIH，输出信号的逻辑高电平定义为Vffl。在图4C中，电源电压V。。为一个较低的值Vra (例如2.7V)，延时单元20的输出信号标示为VQm。在图4B中，电源电压Ncc为一个较高的值Vrai(例如6.0V)，延迟单元20的输出信号标示为VOTH。在接下来的分析中，推定输入信号的逻辑高电平Vih始终等于电源电压\c。通常，输出低到高转换的总延迟时间Ttotal定
义为从输入信号VIN下降到%到输出信号VOUT上升到%的时间。为了简化起见，此处推
2 2定输出信号VOUT在输入信号VIN下降到￥时开始上升。由此，Ttotal = Tinext+TplH+Tqutext。
其中，Tinext定义为外输入延迟时间,代表输入信号从变化到~^所需的时间。输出低至Li高的传输延迟时间Tpm定义为输出信号从O (即输入信号下降到’的时刻)上升到■^所
y jrητ yr
需的时间。Tottext定义为外输出延迟时间，代表输出信号从￥变化到I所需的时间。见
2 2
图4A，在S时刻，输入信号VIN从高电平Vih瞬间跳变到0，因此Tinext可以忽略不计。此时PMOS 201开通，NMOS 202关断。负载电容204和PM0S201的导通电阻一起形成了一个一阶电阻-电容(RC)网络。电源电压Vrc开始为负载电容204充电。当延迟模块20工作时，
PMOS 201的源极电位保持在Vrc-VK，延迟后的输出信号VOUT为:
权利要求
1.一种延迟电路，其特征在于，所述延迟电路包含: 反相器，具有一个输入端、一个输出端、一个电源端和一个接地端，其中所述输入端率禹接接收一个输入信号，所述输出端提供一个输出信号； 负载电容，耦接在所述反相器输出端和参考地之间； 电压箝位模块，耦接在电源电压和所述电源端之间，或者所述参考地和所述接地端之间，其中所述电压箝位模块在电流流过时产生一个压降，使得所述延迟电路的传输延时在电源电压下降时延长。
2.如权利要求1所述的延迟电路，其特征在于，所述反相器为互补金属氧化物半导体晶体管(CMOS)反相器。
3.如权利要求1所述的延迟电路，其特征在于，当所述电源电压下降时，所述延迟电路在所述输入信号的上升沿或下降沿所产生的总延迟时间随所述电源电压下降逐渐延长5-20 倍。
4.如权利要求1所述的延迟电路，其特征在于，所述电压箝位模块为一个二极管连接的P型金属氧化物半导体场效应晶体管(MOSFET)，所述P型MOSFET的栅极和漏极一起耦接到所述反相器的电源端，源极耦接到所述电源电压。
5.如权利要求1所述的延迟电路，其特征在于，所述电压箝位模块为一个二极管连接的N型M0SFET，所述N型MOSFET的栅极和漏极一起耦接到所述反相器的接地端，源极耦接到所述参考地。
6.一种电路系统，其特征在于，所述电路系统包含: 第一信号路径，包含一个第一功能电路模块，其中所述第一功能电路模块由电源电压供电，所述第一功能电 路模块接收一个第一信号，产生一个具有第一传输延迟时间的第三信号，其中所述第一传输延迟时间随电源电压的下降而延长； 第二信号路径，包含一个延迟电路，其中所述延迟电路接收一个第二信号，产生一个具有第二传输延迟时间的第四信号； 第二功能电路模块，耦接到所述第一信号路径和所述第二信号路径，根据所述第三信号和所述第四信号，产生一个第五信号； 其中，所述延迟电路至少包含一个延迟单元，所述延迟单元包含: 第一反相器，具有一个输入端作为所述延迟单元的输入端、一个输出端作为所述延迟单元的输出端、一个电源端和一个接地端； 负载电容，耦接在所述反相器输出端和参考地之间；以及 电压箝位模块，耦接在所述电源电压和所述电源端之间，或者所述参考地和所述接地端之间，其中所述电压箝位模块在电流流过时产生一个压降，使得所述第二传输延迟时间在所述电源电压下降时延长。
7.如权利要求6所述的电路系统，其特征在于，所述电压箝位模块为一个二极管连接的P型M0SFET，其中所述P型MOSFET的栅极和漏极一起耦接到所述反相器的电源端，源极耦接到所述电源电压。
8.如权利要求6所述的电路系统，其特征在于，所述电压箝位模块为一个二极管连接的N型M0SFET，其中所述N型MOSFET的栅极和漏极一起耦接到所述反相器的接地端，源极耦接到所述参考地。
9.如权利要求6所述的电路系统，其特征在于，所述延迟电路包含一个或多个延迟模块，所述延迟模块包含: 所述延迟单元；以及 第二反相器；所述第二反相器具有一个输入端和一个输出端，其中: 所述第二反相器的输入端耦接到所述延迟单元的输出端；或 所述第二反相器的输出端耦接到所述延迟单元的输入端。
10.如权利要求6所述的电路系统，其特征在于，所述延迟电路包含一个或多个延迟模块，其中所述延迟模块包含第一所述延迟单元和第二所述延迟单元串联耦接，其中: 所述第一延迟单元的所述电压箝位模块耦接在所述电源电压和所述电源端之间； 所述第二延迟单元的所述电压箝位模块耦接在所述接地端和所述参考地之间。
11.如权利要 求6所述的电路系统，其特征在于: 所述第二功能电路模块包含一个开关电压变换器，所述开关电压变换器包含一个主开关和一个同步整流器，用于将一个输入电压转换为一个输出电压； 所述第一信号为一个PWM控制信号； 所述第一功能电路模块包含一个电平位移电路，所述电平位移电路具有一个输入端和一个输出端，所述输入端耦接接收所述PWM控制信号，所述输出端提供一个高侧信号作为所述第三信号，所述电平位移电路具有所述第一传输延迟时间，所述第一传输延迟时间随着所述电源电压的降低而增大；以及 所述第二信号为一个PlS信号，所述信号为所述PWM控制信号的互补信号。
12.如权利要求11所述的电路系统，其特征在于，所述电路系统进一步包含: 第三反相器，具有一个输入端和一个输出端，所述输入端耦接到所述信号，以及与门，具有两个输入端和一个输出端，其中所述两个输入端分别耦接所述PWM控制信号和所述第三反相器的输出端，所述输出端耦接到所述电平位移电路的输入端。
13.如权利要求6所述的电路系统，其特征在于，所述第一反相器为一个CMOS反相器，包含一个PMOS管和一个NMOS管。
14.如权利要求13所述的电路系统，其特征在于，所述PMOS管或所述NMOS管的栅极宽度根据所述第一传输延迟时间随所述电源电压的变化特性设定，使得所述第二传输延迟时间能够跟随所述第一传输延迟时间。
15.—种延迟输入信号的方法,其特征在于,所述方法包含: 引入一个输入信号到一个反相器； 在所述反相器输出端产生一个根据所述输入信号反相并延迟后的输出信号；以及产生一个箝位电压到所述反相器的电源端，其中所述箝位电压为电源电压被拉低一个第一压降后得到；或 产生一个箝位电压到所述反相器的接地端，其中所述箝位电压为参考地电位被上拉一个第二压降后得到。
16.—种同步电路系统的方法,其中所述电路系统包含一个第一信号路径和一个第二信号路径，所述第一信号路径上的引入了一个第一信号，所述第一信号在所述第一信号路径上被延迟了第一传输延时，所述第一传输延时随电源电压的下降而延长，所述第二信号路径上引入了一个第二信号，其特征在于，所述方法包含至少一个延迟流程，所述延迟流程包含: 将一个反相器接入所述第二信号路径，所述反相器具有输入端、输出端、电源端和接地端；以及 产生一个第一箝位电压到所述反相器的电源端，其中所述第一箝位电压为电源电压被拉低一个第一压降后得到；或 产生一个第二箝位电压到所述反相器的接地端，其中所述第二箝位电压为参考地电位被上拉一个第二压降后得到。
17.根据权利要求16所述的同步电路系统的方法，其特征在于，所述方法进一步包含: 将一个第二反相器接入所述第二信号路径，其中所述第二反相器的输入端耦接到所述延迟流程中反相器的输出端；或 将一个第二反相器接入所述第二信号路径，其中所述第二反相器的输出端耦接到所述延迟流程中反相器的输入端。
18.根据权利要求16所述的同步电路系统的方法，其特征在于，所述至少一个延迟流程包含一个第一所述延时流程和一个第二所述延时流程，其中: 所述第一延时流程包含将一个第一反相器接入第二信号路径，以及产生一个第一箝位电压到所述第一反相器的电源端，其中所述第一箝位电压为电源电压被拉低一个第一压降后得到；以及 所述第二延时流程包含将一个第二反相器接入第二信号路径，以及产生一个第二箝位电压到所述第二延时流程中的一个第二反相器的接地端，其中所述第二箝位电压为参考地电位被上拉一个第二压降后得到。
19.根据权利要求16所述的同步电路系统的方法，其特征在于，所述电路系统为一个电压变换器系统，所述第一信号为一个PWM控制信号，用于控制所述电路系统的一个主开关，所述第二信号为一个PW Vl信号，所述PWM 信号与PWM控制信号为互补信号。
20.根据权利要求19所述的同步电路系统的方法，其特征在于所述反相器为CMOS反相器，包含一个PMOS管和一个NMOS管，所述方法进一步包含:调节所述NMOS管或所述PMOS管的栅极长度，使所述第二信号路径上的信号在不同的所述电源电压下都能与所述第一信号路径上的信号同步。
全文摘要
本发明公开了一种延迟电路及具有延时电路的系统和方法。延迟电路包含一个反相器，一个负载电容和一个电压箝位模块，其中所述电压箝位模块在电源电压的基础上产生一个电压降，并把降压后的电源电压输入到反相器的电源端，使得延迟电路的输入信号的上升沿或下降沿的延时能够随着电源电压的下降而显著延长，以解决电路系统中存在的同步问题。
文档编号H03K17/28GK103152017SQ20131010140
公开日2013年6月12日 申请日期2013年3月27日 优先权日2012年3月27日
发明者董岩, 徐鹏 申请人:成都芯源系统有限公司