专利名称：地址延迟电路的制作方法
技术领域：
本申请涉及半导体集成电路，更具体地说，涉及地址延迟电路。
背景技术：
半导体存储装置与时钟同步地操作，且半导体存储装置的内部电路也被设计为与时钟同步地操作。从半导体存储装置的外部输入并要用作内部信号的所有外部信号与半导体存储装置中的时钟同步。输入到半导体存储装置的外部地址也与时钟同步并被转换为内部地址。根据半导体存储装置的操作模式例如读取操作或写入操作，被如此转换的内部地址在经过延迟后被使用。图1是半导体存储装置的一种典型的地址延迟电路的框图。参见图1，该典型的地址延迟电路包括延迟单元10、输入选择延迟单元20和输入/输出选择延迟单元30。延迟单元10包括用于响应于时钟CLK接收并输出输入信号且串联耦合的多个触发器(未示出)。因此，外部地址add<0:3>在经过时钟CLK的几个周期之后被输出作为第一延迟地址add_dl<0 3>，其中，所经过的时钟CLK的周期数量与延迟单元10中串联耦合的触发器的数量相对应。虽然输入选择延迟单元20具有与延迟单元10类似的结构，但是输入选择延迟单元20被配置为响应于第一输入控制信号ctrl_inl而选择性地接收第一延迟地址add_ dl<0:3>或外部地址add<0:3>。输入选择延迟单元20响应于第一输入控制信号ctrl_inl 来选择第一延迟地址add_dl<0:3>或外部地址add<0:3>，并在经过时钟CLK的几个周期之后将选中的地址输出作为第二延迟地址add_d2<03>，其中，所经过的时钟CLK的周期数量与输入选择延迟单元20中的触发器(未示出)的数量相对应。输入/输出选择延迟单元30被配置为响应于第二输入控制信号ctrl_in2而选择性地接收第二延迟地址add_d2<0:3>或外部地址add<0:3>，并且响应于外部控制信号 ctrl_out<0:2>来确定要将所接收的地址被输出作为内部地址add_int<0:3>时所要经过的触发器(未示出)的数量。如上述配置的半导体存储装置的典型的地址延迟电路的操作如下所述。延迟单元10根据延迟单元10中触发器的数量来将外部地址add<0:3>延迟并产生第一延迟地址add_dl<0:3>。输入选择延迟单元20响应于第一输入控制信号ctrl_inl而选择性地接收外部地址add<0:3>或第一延迟地址add_dl<0:3>。此外，输入选择延迟单元20与输入选择延迟单元20中的触发器数量相对应地将选择性地接收的地址延迟并产生第二延迟地址add_ d2<0:3>。输入/输出选择延迟单元30响应于第二输入控制信号ctrl_in2而选择性地接收第二延迟地址add_d2<0 3>或外部地址add<0 3>。此外，输入/输出选择延迟单元30响应于输出控制信号Ctrl_OUt<0:2>来确定将所接收的地址延迟时所要经过的触发器的数量， 并将延迟的地址输出作为内部地址add_int<0:3>。参见图2，输入/输出选择延迟单元30包括输入/输出选择触发器31、第一输出选择触发器32和第二输出选择触发器33。输入/输出选择触发器31响应于第二输入控制信号Ctrl_in2来选择第二延迟地址add_d2<0:3>或外部地址add<0:3>，并根据时钟CLK接收并储存所选中的地址。输入/ 输出选择触发器31响应于输出控制信号Ctrl_OUt<0>来选择是将储存的地址输出给第一输出选择触发器32还是将储存的地址输出作为内部地址add_int<0 3>，并根据时钟CLK将储存的地址经由上述选择的路径输出。第一输出选择触发器32响应于输出控制信号ctrl_0Ut<l>来选择是将输入/输出选择触发器31的输出向第二输出选择触发器33输出还是将输入/输出选择触发器31 的输出作为内部地址add_int<0:3>输出，并根据时钟CLK将输入/输出选择触发器31的输出经由上述选择的路径输出。第二输出选择触发器33响应于输出控制信号ctrl_0Ut<2>来选择是将第一输出选择触发器32的输出经由第一输出端子outl输出还是经由第二输出端子out2输出作为内部地址add_int<0:3>，并根据时钟CLK将第一输出选择触发器32的输出经由上述选择的路径输出。如果输入/输出选择延迟单元30在外部地址add<0:3>和第二延迟地址add_ d2<0:3>中选择的是外部地址add<0:3>，则由于输入/输出选择延迟单元30中并不使用第二延迟地址add_d2<0 3>，所以通过延迟单元10和输入选择延迟单元20产生的第二延迟地址add_d2<0:3>就是不必要的，因此增加了功耗。此外，如果输入选择延迟单元20在外部地址add<0:3>和第一延迟地址add_ dl<0 3>中选择的是外部地址add<0 3>，则由于输入选择延迟单元20中并不使用第一延迟地址add_dl<0 3>，所以通过延迟单元10产生的第一延迟地址add_dl<0 3>就是不必要的， 因此增加了功耗。特别地，在使用触发器来延迟地址的延迟单元10、输入选择延迟单元20和输入/ 输出选择延迟单元30中，由于其中所设置的触发器是与时钟同步操作的，因此，随着时钟频率的增加，不必要的功耗也进一步增加。在输入/输出选择延迟单元30中，如果输入/输出选择触发器31的输出被输出作为内部地址add_int<0:3>，则由于第一输出选择触发器32和第二输出选择触发器33根据时钟CLK进行不必要的操作，因此导致不必要的功耗。另外，在输入/输出选择延迟单元30中，如果通过输入/输出选择触发器31和第一输出选择触发器32延迟的地址被输出作为内部地址add_int<0:3>，则由于第二输出选择触发器33根据时钟CLK进行不必要的操作，因此导致不必要的功耗。
发明内容
相应地，本发明的各个示例性实施例可以提供一种半导体存储装置的地址延迟电路，与典型的地址延迟电路相比，本发明的地址延迟电路能够降低功耗。在本发明的一个实施例中，一种地址延迟电路包括控制时钟延迟模块，所述控制时钟延迟模块被配置为响应于第一输入控制信号来接收时钟作为第一控制时钟，并在经过所述第一控制时钟的预定数量的周期之后将外部地址输出作为第一延迟地址；控制时钟输入选择延迟模块，所述控制时钟输入选择延迟模块被配置为响应于第二输入控制信号来接收所述时钟作为第二控制时钟，响应于所述第一输入控制信号来选择是接收所述外部地址还是接收所述第一延迟地址，并在经过所述第二控制时钟的预定数量的周期之后将选中的地址输出作为第二延迟地址；以及控制时钟输入/输出选择延迟模块，所述控制时钟输入/ 输出选择延迟模块被配置为接收所述时钟，响应于所述第二输入控制信号来选择是接收所述外部地址还是接收所述第二延迟地址，并在经过所述时钟的预定数量的周期之后将选中的地址输出作为内部地址，其中，所述时钟的周期的预定数量根据输出控制信号来确定。在本发明的另一个实施例中，一种地址延迟电路包括延迟单元，所述延迟单元包括串联耦合的多个触发器，并且所述延迟单元被配置为在将外部地址延迟之后，将所述外部地址输出作为延迟地址；控制时钟输入/输出选择延迟单元，所述控制时钟输入/输出选择延迟单元响应于输入控制信号来选择性地接收所述外部地址或所述延迟地址，并在将接收的地址延迟之后，输出所述接收的地址作为内部地址；以及时钟控制单元，所述时钟控制单元被配置为响应于所述输入控制信号来向所述多个触发器提供被保持为特定的电平的时钟或信号。在本发明的另一个实施例中，一种地址延迟电路包括延迟单元，所述延迟单元被配置为在将外部地址延迟之后，将所述外部地址输出作为延迟地址；第一输出选择触发器， 所述第一输出选择触发器被配置为响应于输出控制信号而使所述延迟地址延迟并经由第一输出端子或经由第二输出端子将延迟的所述延迟地址输出；第二输出选择触发器，所述第二输出选择触发器被配置为将从所述第一输出选择触发器的第一输出端子输出的信号延迟，并将从所述第一输出选择触发器的第一输出端子输出的信号输出；以及时钟控制单元，所述时钟控制单元被配置为响应于所述输出控制信号而向所述第二输出选择触发器提供时钟作为控制时钟。
结合附图描述本发明的特征、方面和实施例，在附图中图1是半导体存储装置的典型的地址延迟电路的框图；图2是图1所示的输入/输出选择延迟单元的结构图；图3是根据本发明的一个实施例的半导体存储装置的地址延迟电路的示意性框图；图4是图3所示的延迟单元的结构图；图5是图3所示的输入选择延迟单元的结构图；图6是图3所示的控制时钟输入/输出选择延迟模块的结构图；以及图7是图3和6所示的第一至第四时钟控制单元的结构图。
具体实施例方式下文将详细参照本说明书的示例性实施例和附图中所示的各个实例。只要可能， 在附图全文中，相同的附图标记将用来标记相同或相似的部件。参见图3，根据本发明的一个实施例的半导体存储装置的地址延迟电路可以包括控制时钟延迟模块100、控制时钟输入选择延迟模块200和控制时钟输入/输出选择延迟模块 300。控制时钟延迟模块100被配置为响应于第一输入控制信号ctrl_inl来接收时钟 CLK作为第一控制时钟CLK_ctrll，并在经过第一控制时钟CLK_ctrll的预定数量的周期之后将外部地址add<0:3>输出作为第一延迟地址add_dl<0:3>。控制时钟延迟模块100可以包括第一时钟控制单元110和延迟单元10。第一时钟控制单元110被配置为当第一输入控制信号ctrl_inl被使能时将时钟 CLK输出作为第一控制时钟CLK_ctrll，而当第一输入控制信号ctrl_inl被禁止时将第一控制时钟CLK_ctrll保持为特定的电平。延迟单元10被配置为在经过第一控制时钟CLK_ctrll的预定数量的周期之后将外部地址add<0:3>输出作为第一延迟地址add_dl<0:3>。例如，假设延迟单元10在经过第一控制时钟CLK_ctrll的三个周期之后将外部地址add<0 3>输出作为第一延迟地址add_dl<0 3>，延迟单元10包括串联耦合的三个触发器11、12和13，如图4所示。参见图4，触发器11、12和13的每个均在经过第一控制时钟 CLK_ctrll的一个周期之后将对其输入的信号输出作为输出信号。控制时钟输入选择延迟模块200被配置为响应于第二输入控制信号ctrl_in2来接收时钟CLK作为第二控制时钟CLK_ctrl2，响应于第一输入控制信号ctrl_inl来选择是接收外部地址add<0 3>还是接收第一延迟地址add_dl<0 3>，并在经过第二控制时钟CLK_ ctrl2的预定数量的周期之后将选中的地址输出作为第二延迟地址add_d2<0:3>。控制时钟输入选择延迟模块200可以包括第二时钟控制单元210和输入选择延迟单元20。第二时钟控制单元210被配置为当第二输入控制信号Ctrl_in2被使能时将时钟 CLK输出作为第二控制时钟CLK_ctrl2，而当第二输入控制信号ctrl_in2被禁止时将第二控制时钟CLK_ctrl2保持为特定的电平。输入选择延迟单元20被配置为响应于第一输入控制信号Ctrljnl来选择是接收外部地址add<0:3>还是接收第一延迟地址add_dl<0:3>，并在经过第二控制时钟CLK_ ctrl2的预定数量的周期之后将选中的地址(外部地址add<0:3>和第一延迟地址add_ dl<0:3>之一)输出作为第二延迟地址add_d2<0:3>。例如，假设输入选择延迟单元20在经过第二控制时钟CLK_ctrl2的三个周期之后将选中的地址(外部地址add<0:3>和第一延迟地址add_dl<0:3>之一)输出作为第二延迟地址add_d2<0:3>，输入选择延迟单元20可以包括串联耦合的三个触发器21、22和23， 如图5所示。参见图5，输入选择延迟单元20的第一触发器21响应于第一输入控制信号 ctrl_inl来选择性地接收第一延迟地址add_dl<0:3>或外部地址add<0:3>。输入选择延迟单元20的触发器21、22和23中每个均在经过第二控制时钟CLK_ctrl2的一个周期之后将对其输入的信号输出作为输出信号。控制时钟输入/输出选择延迟模块300被配置为接收时钟CLK，响应于第二输入控制信号ctrl_in2来选择是接收外部地址add<0 3>还是接收第二延迟地址add_d2<0 3>，并在时钟CLK的预定数量的周期之后将选中的地址输出作为内部地址add_int<0:3>。由输出控制信号Ctrl_OUt<0:2>来确定时钟CLK的周期的所述预定数量。参见图6，控制时钟输入/输出选择延迟模块300可以包括输入/输出选择触发器 31、第一输出选择触发器32、第二输出选择触发器33、第三时钟控制单元310和第四时钟控制单元320。输入/输出选择触发器31响应于第二输入控制信号Ctrl_in2来选择是接收外部地址add<0:3>还是接收第二延迟地址add_d2<0:3>，输入/输出选择触发器31响应于输出控制信号Ctrl-OUt<0>来选择在时钟CLK的一个周期之后是将选中的地址(外部地址 add<0:3>和第二延迟地址add_d2<0:3>之一)经由第一输出端子outl输出还是经由第二输出端子out2输出，并经由选中的路径输出选中的地址。第三时钟控制单元310被配置为响应于输出控制信号ctrl_out<0>而将时钟CLK 输出作为第三控制时钟CLK_ctrl3。例如，第三时钟控制单元310在输出控制信号ctrl_ out<0>被使能时将时钟CLK输出作为第三控制时钟CLK_ctrl3，而在输出控制信号ctrl_ out<0>被禁止时将第三控制时钟CLK_ctrl3保持为特定的电平。第一输出选择触发器32将从输入/输出选择触发器31的第一输出端子outl接收的信号在经过第三控制时钟CLK_ctrl3的一个周期之后输出。第一输出选择触发器32 响应于输出控制信号ctrl_0Ut<l>而将输入/输出选择触发器31的输出信号经由第一输出端子outl或第二输出端子out2输出。第四时钟控制单元320被配置为响应于输出控制信号ctrl_out<l>而将时钟CLK 输出作为第四控制时钟CLK_ctrl4。例如，第四时钟控制单元320在输出控制信号ctrl_ out<l>被使能时将时钟CLK输出作为第四控制时钟CLK_ctrl4，而在输出控制信号ctrl_ out<l>被禁止时将第四控制时钟CLK_ctrl4保持为特定的电平。第二输出选择触发器33将从第一输出选择触发器32的第一输出端子outl接收的信号在经过第四控制时钟CLK_ctrl4的一个周期之后输出。第二输出选择触发器33响应于输出控制信号ctrl_0Ut<2>而将第一输出选择触发器32的输出信号经由第一输出端子outl或第二输出端子out2输出。输入/输出选择触发器31、第一输出选择触发器32和第二输出选择触发器33的第二输出端子out2彼此共同耦合，并且从它们共同耦合的节点输出内部地址add_int<0 3>。参见图7，第一至第四时钟控制单元110、210、310和320的每个均包括与非门 NDll和反相器IV11。与非门NDll经由它的第一输入端子接收时钟CLK，并根据与非门NDll 被包括在时钟控制单元110、210、310或320中的哪一个中来经由它的第二输入端子接收第一输入控制信号Ctrljnl和第二输入控制信号Ctrl_in2之一或者输出控制信号ctrl_ out<0>和ctrl_out<l>之一。反相器IVll接收与非门NDll的输出信号，并根据反相器 IVll被包括在时钟控制单元110、210、310或320中的哪一个中来将第一至第四控制时钟 CLK_ctrll 至 CLK_ctrl4 之一输出。如上所述配置的根据本发明的实施例的半导体存储装置的地址延迟电路的操作如下所述。假设图3所示的延迟单元10和输入选择延迟单元20在时钟CLK的三个周期之后将输入给它们的信号输出。根据本发明的实施例的半导体存储装置的地址延迟电路可以接收外部地址 add<0 3>，并在时钟CLK的九个周期之后将外部地址adcKO 3>输出作为内部地址add_ int<0:3>，在此，时钟CLK的九个周期是对外部地址add<0:3>的最大延迟。当第一输入控制信号ctrl_inl被使能时，第一时钟控制单元10将时钟CLK输出作为第一控制时钟CLK_ctrll。如果第一控制时钟CLK_ctrll输入到延迟单元10，则延迟单元10在时钟CLK的三个周期之后将外部地址add<0 3>输出作为第一延迟延迟地址add_ dl<0:3>。当第一输入控制信号Ctrljnl被使能时，输入选择延迟单元20接收第一延迟地址add_dl<0 3>和外部地址add<0 3>中的第一延迟地址add_dl<0 3>。如果第一输入控制信号ctrl_inl被禁止，则输入选择延迟单元20接收第一延迟地址add_dl<0:3>和外部地址add<0:3>中的外部地址add<0:3>。如果第一输入控制信号Ctrljnl被禁止，则延迟单元10接收被保持为特定的电平的第一控制时钟CLK_ctrll，因而延迟单元10不操作。当第二输入控制信号ctrl_in2被使能时，第二时钟控制单元210将时钟CLK输出作为第二控制时钟CLK_ctrl2。如果第二控制时钟CLK_ctrl2被输入到输入选择延迟单元 20，则输入选择延迟单元20在时钟CLK的三个周期之后将由第一输入控制信号Ctrljnl 所选择的地址(add_dl<0:3>或add<0:3>)输出作为第二延迟地址add_d2<0 3>。如果第二输入控制信号Ctrl_in2被使能，则控制时钟输入/输出选择延迟模块 300接收第二延迟地址add_d2<0:3>。如果第二输入控制信号ctrl_in2被禁止，则控制时钟输入/输出选择延迟模块300接收外部地址add<0:3>。控制时钟输入/输出选择延迟模块300根据输出控制信号ctrl_Out<0:2>而在时钟CLK的一个周期、两个周期或三个周期之后将响应于第二输入控制信号Ctrl_in2而输入的地址(add_d2<0:3>或add<0:3>)输出作为内部地址add<0 3>。下面参照图6详细描述控制时钟输入/输出选择延迟模块300。参见图6，如果所有的输出控制信号ctrl_Out<0:2>均被禁止，则第三时钟控制单元310和第四时钟控制单元320输出被保持为特定的电平的第三控制时钟CLK_ctrl3和第四控制时钟CLK_ctrl4。输入/输出选择触发器31在时钟CLK的一个周期后经由第二输出端子out2将响应于第二输入控制信号ctrl_in2而输入的地址(add_d2<0 3>或add<0 3 输出。来自输入/输出选择触发器31的信号被输出作为内部地址add_int<0:3>。而第一输出选择触发器32和第二输出选择触发器33不操作，这是因为它们接收的是被保持为特定的电平的第三控制时钟CLK_ctrl3和第四控制时钟CLK_ctrl4。如果在输出控制信号ctrl_out<0:2>中只有ctrl_out<0>被使能，则输入/输出选择触发器31将它的输出信号经由第一输出端子outl输出到第一输出选择触发器32。第三时钟控制单元310将时钟CLK作为第三控制时钟CLK_ctrl3输入到第一输出选择触发器 32。因此，响应于第二输入控制信号Ctrl_in2而输入的地址通过输入/输出选择触发器31 和第一输出选择触发器32被输出作为内部地址add_int<0 3>，并在时钟CLK的两个周期之后从第一输出选择触发器32的第二输出端子out2输出。如果在输出控制信号ctrl_out<0:2>中只有ctrl_out<0>和ctrl<l>被使能，则第三时钟控制单元310和第四时钟控制单元320分别将时钟信号CLK输出作为第三控制时钟CLK_ctrl3和第四控制时钟CLK_ctrl4。由第二输入控制信号ctrl_in2选择的地址通过输入/输出选择触发器31和第一输出选择触发器32被传送到第二输出选择触发器33， 其中，第一输出选择触发器接收第三控制时钟CLK_ctrl3，第二输出选择触发器接收第四控制时钟CLK_ctrl4。由于从第二输出选择触发器33输出的内部地址add_int<0:3>是通过输入/输出选择触发器31、第一输出选择触发器32和第二输出选择触发器33被传送的，因此，响应于第二输入控制信号Ctrl_in2而输入的地址在经过时钟CLK的三个周期之后被输出作为内部地址add_int<0 3>。因此，根据第一输出控制信号ctrl_inl和第二输出控制信号ctrl_in2，外部地址 add<0:3>被直接输入到控制时钟输入/输出选择延迟模块300，或者在被延迟了时钟CLK 的三个周期或六个周期之后被输入到控制时钟输入/输出选择延迟模块300。控制时钟输入/输出选择延迟模块300根据输出控制信号ctrl_Out<0:2>而在时钟CLK的一个、两个或三个周期之后将输入的地址输出作为内部地址add_int<0 3>。当外部地址在经过最小数量的周期(一个周期)之后被输出作为内部地址时，根据本发明的实施例的半导体存储装置的地址延迟电路阻止延迟电路10、输入选择延迟单元 20、第一输出选择触发器32和第二输出选择触发器33接收跳变时钟(toggling clock)，因而相比于现有技术降低了功耗。当作为延迟时间段的时钟周期的数量以三个为单位增加或减少，跳变的时钟被选择性地输入到延迟单元10或输入选择延迟单元20，而当时钟周期的预定数量以一个为单位增加或减少时，跳变的时钟被选择性地输入到控制时钟输入/输出选择延迟模块300的输入/输出选择触发器31、第一输出选择触发器32和第二输出选择触发器33，因而与现有技术相比，降低了功耗。虽然已经参照特定用途的示例性实例描述了一些实施例，但是对于本领域技术人员将会理解的是，描述的这些实施例仅仅是示例性的。通过本说明中提供的教导，本领域技术人员将会认识到其他的修改、应用和/或实施例以及本发明也具有重要的用途的其他领域。因此，本文描述的地址延迟电路不应当基于描述的实施例来限定。确切地说，本文描述的地址延迟电路应当仅仅根据所附的权利要求书并结合以上说明书和附图来限定。
权利要求
1.一种地址延迟电路，包括控制时钟延迟模块，所述控制时钟延迟模块被配置为响应于第一输入控制信号而接收时钟作为第一控制时钟，并在经过所述第一控制时钟的预定数量的周期之后将外部地址输出作为第一延迟地址；控制时钟输入选择延迟模块，所述控制时钟输入选择延迟模块被配置为响应于第二输入控制信号来接收所述时钟作为第二控制时钟，响应于所述第一输入控制信号来选择是接收所述外部地址还是接收所述第一延迟地址，并在经过所述第二控制时钟的预定数量的周期之后将选中的地址输出作为第二延迟地址；以及控制时钟输入/输出选择延迟模块，所述控制时钟输入/输出选择延迟模块被配置为接收所述时钟，响应于所述第二输入控制信号选择是接收所述外部地址还是接收所述第二延迟地址，并在经过所述时钟的预定数量的周期之后将选中的地址输出作为内部地址， 其中，所述时钟的周期的预定数量根据输出控制信号来确定。
2.如权利要求1所述的地址延迟电路，其中，所述控制时钟延迟模块包括时钟控制单元，所述时钟控制单元被配置为在所述第一输入控制信号被使能时输出所述时钟作为所述第一控制时钟，而在所述第一输入控制信号被禁止时将所述第一控制时钟保持为特定的电平；以及延迟单元，所述延迟单元被配置为在经过所述第一控制时钟的预定数量的周期之后将所述外部地址输出作为所述第一延迟地址。
3.如权利要求2所述的地址延迟电路，其中，所述延迟单元包括串联耦合的多个触发器，所述多个触发器响应于所述第一控制时钟接收并储存输入信号以及将所储存的信号输出。
4.如权利要求3所述的地址延迟电路，其中，所述第一控制时钟的周期的预定数量与所述多个触发器的数量相对应。
5.如权利要求1所述的地址延迟电路，其中，所述控制时钟输入选择延迟模块包括 时钟控制单元，所述时钟控制单元被配置为在所述第二输入控制信号被使能时将所述时钟输出作为所述第二控制时钟，而在所述第二输入控制信号被禁止时将所述第二控制时钟保持为特定的电平；以及输入选择延迟单元，所述输入选择延迟单元被配置为响应于所述第一输入控制信号来选择是接收所述外部地址还是接收所述第一延迟地址，并在经过所述第二控制时钟的预定数量的周期之后将选中的地址输出作为所述第二延迟地址。
6.如权利要求5所述的地址延迟电路，其中所述输入选择延迟单元包括串联耦合的多个触发器，所述多个触发器响应于所述第二控制时钟接收并储存输入信号以及将所储存的信号输出。
7.如权利要求6所述的地址延迟电路，其中，所述第二控制时钟的周期的预定数量与所述多个触发器的数量相对应。
8.如权利要求1所述的地址延迟电路，其中，所述输出控制信号包括第一输出控制信号、第二输出控制信号和第三输出控制信号， 所述控制时钟输入/输出选择延迟模块包括输入/输出选择触发器，所述输入/输出选择触发器被配置为响应于所述第二输入控制信号来选择是接收所述外部地址还是接收所述第二延迟地址，响应于所述第一输出控制信号来选择是经由第一输出端子还是经由第二输出端子将选中的地址输出，以及在所述时钟的一个周期之后将选中的地址经由选中的输出端子输出；第一时钟控制单元，所述第一时钟控制单元被配置为响应于所述第一输出控制信号而将所述时钟输出作为第三控制时钟；第一输出选择触发器，所述第一输出选择触发器被配置为响应于所述第二输出控制信号来选择是经由第一输出端子还是经由第二输出端子将从所述输入/输出选择触发器的第一输出端子输出的信号输出，并在所述第三控制时钟的一个周期之后经由选中的输出端子将从所述输入/输出选择触发器的第一输出端子输出的信号输出；第二时钟控制单元，所述第二时钟控制单元被配置为响应于所述第二输出控制信号而将所述时钟输出作为第四控制时钟；以及第二输出选择触发器，所述第二输出选择触发器被配置为响应于所述第三输出控制信号来选择是经由第一输出端子还是经由第二输出端子将从所述第一输出选择触发器的第一输出端子输出的信号输出，并在所述第四控制时钟的一个周期之后经由选中的输出端子将从所述第一输出选择触发器的第一输出端子输出的信号输出，并且所述内部地址从所述输入/输出选择触发器的第二输出端子、所述第一输出选择触发器的第二输出端子和所述第一输出选择触发器的第二输出端子共同耦合的节点输出。
9.一种地址延迟电路，包括延迟单元，所述延迟单元包括串联耦合的多个触发器，并且所述延迟单元被配置为在将外部地址延迟之后将所述外部地址输出作为延迟地址；控制时钟输入/输出选择延迟单元，所述控制时钟输入/输出选择延迟单元响应于输入控制信号来选择性地接收所述外部地址或所述延迟地址，并在将所接收的地址延迟之后将所述接收的地址输出作为内部地址；以及时钟控制单元，所述时钟控制单元被配置为响应于所述输入控制信号来向所述多个触发器提供被保持为特定的电平的时钟或信号。
10.如权利要求9所述的地址延迟电路，其中，所述时钟控制单元在所述输入控制信号被使能时向所述多个触发器提供所述时钟，而在所述输出控制信号被禁止时向所述多个触发器提供被保持为特定的电平的信号。
11.如权利要求10所述的地址延迟电路，其中，所述控制时钟输入/输出选择延迟单元在所述输入控制信号被使能时接收并延迟所述延迟地址并将延迟的所述延迟地址输出作为所述内部地址，而在所述输入控制信号被禁止时接收并延迟所述外部地址并将所述外部地址输出作为所述内部地址。
12.—种地址延迟电路，包括延迟单元，所述延迟单元被配置为在将外部地址延迟之后将所述外部地址输出作为延迟地址；第一输出选择触发器，所述第一输出选择触发器被配置为响应于输出控制信号而将所述延迟地址延迟并经由第一输出端子或第二输出端子将延迟的所述延迟地址输出；第二输出选择触发器，所述第二输出选择触发器被配置为将从所述第一输出选择触发器的第一输出端子输出的信号延迟，并将从所述第一输出选择触发器的第一输出端子输出的信号输出作为内部地址；以及时钟控制单元，所述时钟控制单元被配置为响应于所述输出控制信号来向所述第二输出选择触发器提供时钟作为控制时钟。
13.如权利要求12所述的地址延迟电路，其中，所述时钟控制电路在所述输出控制信号被使能时向所述第二输出选择触发器提供所述时钟，而在所述输出控制信号被禁止时将所述控制时钟保持为特定的电平并将被保持为特定的电平的所述控制时钟提供给所述第二输出选择触发器。
14.如权利要求12所述的地址延迟电路，其中，所述第一输出选择触发器在所述输出控制信号被使能时将所述延迟地址延迟并经由第一输出端子将延迟的所述延迟地址输出， 而在所述输出控制信号被禁止时将所述延迟地址延迟并经由第二输出端子将延迟的所述延迟地址输出作为所述内部地址。
全文摘要
本发明提供一种半导体存储装置的地址延迟电路，包括控制时钟延迟模块，被配置为响应于第一输入控制信号来接收时钟作为第一控制时钟，并将外部地址输出作为第一延迟地址；控制时钟输入选择延迟模块，被配置为响应于第二输入控制信号来接收所述时钟作为第二控制时钟，响应于第一输入控制信号来选择是接收所述外部地址还是接收所述第一延迟地址，并将选中的地址输出作为第二延迟地址；以及控制时钟输入/输出选择延迟模块，被配置为接收所述时钟，响应于所述第二输入控制信号来选择是接收所述外部地址还是所述接收第二延迟地址，并将选中的地址输出作为内部地址。
文档编号H03K5/135GK102170278SQ20101024833
公开日2011年8月31日 申请日期2010年8月9日 优先权日2010年2月26日
发明者李锺天, 高在范 申请人:海力士半导体有限公司