一种低压断路器智能控制器的制作方法

本实用新型涉及断路器领域，特别涉及一种低压断路器智能控制器。

背景技术：

低压断路器是低压电网、电力系统中非常重要的开关控制电器。在输配电控制、承载和关合运行电流、保护电网和保障用电设备安全运行方面低压断路器担负着重要职责。

随着电网结构日趋复杂、容量不断扩大、实时信息传送量成倍增多，对低压断路器和厂站自动化系统的数据通信提出了更高的要求。为了达到对整个电网系统的监视和控制，必须采用网络和通信手段，收集分布很广的信息，进行监视和控制。在发生事故的情况下，应及时收集事故的状态信息，迅速处理并对事故进行事后分析，以保证电力生产的安全经济稳定运行。

实用新型专利201420314725.3公开了一种用于智能低压断路器的智能控制器，该智能控制器采用双核结构，即ARM+DSP的形式，双核之间通过I2C进行通信。首先，人机交互部分采用ARM做处理器，ARM相对PowerPC而言，系统稳定性差，不适合环境复杂且数据庞大的电网环境。此外，DSP 善于数据运算，但由于其串行执行指令的特点，采集数据能力不能够充分满足断路器的实时多重保护的要求。

实用新型专利201420317218.5公开了一种用于智能低压断路器上的智能控制器，该智能断路器采用单核结构，以FPGA处理器作为CPU，现场采集的数据通过总线传递到断路器中进行数据处理。FPGA的强项是数据处理，但它的外围接口不如PowerPC丰富，对整个系统的控制能力也不及PowerPC强。

实用新型专利201621094173.5公开了一种高压断路器在线监测系统，该断路器的智能监测终端采用单核结构，以STM32单片机作为微控制器，断路器的电压、电流信号通过总线传递到CPU中进行数据处理。STM32单片机的接口非常丰富，控制能力强，非常适合做人机交互，但是其数据处理能力不强，难以满足断路器在复杂电网中的系统处理要求。

目前变电站自动化系统通信规约的情况是：变电站使用的断路器产品可能来自不同的设备生产厂家；如此间隔层设备的通信协议和接口自成体系，造成不同厂家设备间互操作和兼容性差的问题；间隔层不同的网络通信技术也是问题之一，存在 CAN 总线、Lon Works 总线、以太网技术、串行总线等。这些问题给系统的设计、集成、测试、后期维护、升级带来了很大的困难，阻碍变电站自动化的发展。

技术实现要素：

为了解决上述技术问题，本实用新型提供一种结构简单、处理能力强、稳定性好的低压断路器智能控制器。

本实用新型解决上述问题的技术方案是：一种低压断路器智能控制器，包括包括数据采集单元、从处理器、主处理器，所述数据采集单元包括电流量采集模块、电压量采集模块、开关量采集模块，所述电流量采集模块、电压量采集模块、开关量采集模块的输入端分别采集电流、电压、开关量信号，电流量采集模块、电压量采集模块、开关量采集模块的输出端分别连接从处理器，从处理器与主处理器相连，主处理器通过驱动电路连接断路器，实现断路器的开断和闭合，主处理器通过以太网与PC机相连。

上述低压断路器智能控制器，所述电流量采集模块包括电流互感器、多路开关及放大电路、A/D转换器Ⅰ，电流互感器采集电流量信号，电流互感器的输出端与多路开关及放大电路的输入端相连，多路开关及放大电路的输出端与A/D转换器Ⅰ的输入端相连，A/D转换器Ⅰ的输出端与从处理器相连。

上述低压断路器智能控制器，所述电压量采集模块包括电压互感器、电压信号调理电路、A/D转换器Ⅱ，电压互感器采集电压量信号，电压互感器的输出端与电压信号调理电路的输入端相连，电压信号调理电路的输出端与A/D转换器Ⅱ的输入端相连，A/D转换器Ⅱ的输出端与从处理器相连。

上述低压断路器智能控制器，所述电压信号调理电路包括差分运放电路、滤波电路和限压电路，差分运放电路、滤波电路和限压电路依次串接。

上述低压断路器智能控制器，所述开关量采集模块包括接收电路、光耦、触发器，接收电路接收开关量信号，接收电路、光耦、触发器依次连接后再接至从处理器。

上述低压断路器智能控制器，还包括LCD屏、键盘和定时器，LCD屏、键盘、定时器和主处理器相连。

上述低压断路器智能控制器，还包括RS232接口和USB接口，RS232接口、USB接口均与主处理器相连。

上述低压断路器智能控制器，还包括存储模块，存储模块包括DDR3、NAND FLASH、NOR FLASH和SRAM。

上述低压断路器智能控制器，所述从处理器采用FPGA芯片，型号为EP3C40F324，所述主处理器采用PowerPC，型号为MPC8313。

上述低压断路器智能控制器，所述电流互感器采用Rogowski 线圈。

本实用新型的有益效果在于：

1、本实用新型采用双核结构，包括从处理器的FPGA芯片和主处理器的PowerPC，处理器需要完成的算法减少，节约内存，从而能够更好地发挥两个处理器的优势，使得低压断路器智能控制器系统具有处理能力强、稳定性高、实时性好等优点。

2、本实用新型的主处理器采用PowerPC，它的优势是整合度高以及技术先进性，千兆网口控制器，CAN控制器还有很多常用接口都集成在一起，无须设计复杂的外围电路，减少设计复杂程度以及物料使用，芯片可选范围大，性能高，升级容易。

3、本实用新型采用双核处理器，利用PowerPC丰富的接口与优越的事务管理能力让它作为主核，负责系统的整体控制。避免用直接控制 A/D芯片进行数据采集；利用 FPGA突出的数据采样能力完成模拟量和开关量的数据采集；相对于基于单核结构的断路器，双核处理器可以有效分担系统的数据采集和运算控制任务，使得断路器运行更加流畅，监测更加准确。

4、本实用新型支持ECC功能，可以对DDR3 SDRAM的读写访问进行前向纠错，降低了内存使用过程中软失效的情况，有效提高了断路器的系统稳定性和可靠性。

5、本实用新型支持接收GPS对时，以满足IEC61850通信的实时要求；具有以太网通信口，支持IEC61850、IEC61970-103、Modbus等规约，完全符合IEC61850规约变电站的智能设备使用要求。

6、本实用新型采用Rogowski 线圈作为电流互感器进行电网电流的监测。Rogowski 线圈是一种特殊结构的空心线圈，其特点在于被测电流范围宽，反映速度快，可以测量前沿上升时间为纳秒级的电流，将 Rogowski 线圈与集成电路相结合，克服了传统铁芯电磁式互感器因铁芯饱和使测量误差增加的缺陷，通过电子放大环节，提高了测量灵敏度，扩大了电流测量范围。

附图说明

图1为本实用新型的整体结构框图。

图2为本实用新型的具体结构框图。

图3为本实用新型电流量采集模块的工作原理框图。

图4为本实用新型的电源监控与复位模块的电路图。

图5为本实用新型的时钟模块的电路图。

图6为本实用新型的外挂内存模块的电路图。

图7为本实用新型的存储器模块的电路图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的说明。

如图1、图2所示，一种低压断路器智能控制器，包括包括数据采集单元、从处理器、主处理器、LCD屏、键盘、定时器、RS232接口、USB接口、存储模块、B码对时口，所述数据采集单元包括电流量采集模块、电压量采集模块、开关量采集模块，所述电流量采集模块、电压量采集模块、开关量采集模块的输入端分别采集电流、电压、开关量信号，电流量采集模块、电压量采集模块、开关量采集模块的输出端分别连接从处理器，从处理器与B码对时口、主处理器相连，LCD屏、键盘、定时器、RS232接口、USB接口和主处理器相连，存储模块包括DDR3、NAND FLASH、NOR FLASH和SRAM，DDR3、NAND FLASH、NOR FLASH和SRAM分别与主处理器相连。主处理器通过驱动电路连接断路器，实现断路器的开断和闭合，主处理器通过以太网与PC机相连。

所述电流量采集模块包括电流互感器、多路开关及放大电路、A/D转换器Ⅰ，电流互感器采集电流量信号，电流互感器的输出端与多路开关及放大电路的输入端相连，多路开关及放大电路的输出端与A/D转换器Ⅰ的输入端相连，A/D转换器Ⅰ的输出端与从处理器相连。

如图3所示，选用Rogowski线圈作为电流互感器进行电网电流的监测。当被测交流电流通过 Rogowski 线圈时，线圈产生感应电动势输出信号，该电势信号再通过积分器环节，其输出的电压值与被测电流成正比，然后将积分器输入电压信号通过可编程增益放大器LH0084进行放大，其放大倍数由FPGA处理器来控制，并实现量程自动转换。最后，经A/D转换器Ⅰ进行内部处理，转换成相应的电流值数字量，交由PowerPC进行数据诊断。

Rogowski 线圈是一种特殊结构的空心线圈，其特点在于被测电流范围宽，反映速度快，可以测量前沿上升时间为纳秒级的电流，将 Rogowski 线圈与集成电路相结合，克服了传统铁芯电磁式互感器因铁芯饱和使测量误差增加的缺陷，通过电子放大环节，提高了测量灵敏度，扩大了电流测量范围。

Rogowski 线圈与FPGA结合实现电流检测，通过外置的键盘电路模块，使用人员可以设定不同的电流整定值，选择不同范围的三段保护曲线。显示器模块可以将电流的检测结果实时显示。当出现瞬动电流过大、短路或过载等异常情况的时候，PowerPC单片机就会发出故障检测输出的信号，根据电流值处于三段保护的范围区间决定执行相应的断路器脱扣动作。在正常情况下，使用人员可以通过键盘发出指令，通过PowerPC发出脱扣讯号指令执行脱扣动作。

所述电压量采集模块包括电压互感器、电压信号调理电路、A/D转换器Ⅱ，电压互感器采集电压量信号，电压互感器的输出端与电压信号调理电路的输入端相连，电压信号调理电路的输出端与A/D转换器Ⅱ的输入端相连，A/D转换器Ⅱ的输出端与从处理器相连。选用霍尔电压互感器进行电网电压的监测，监测数据先通过电压信号调理电路中，随后经A/D转换器Ⅱ进行内部处理，转换成相应的电压值数字量，交由PowerPC进行数据诊断。所述电压信号调理电路包括差分运放电路、滤波电路和限压电路，差分运放电路、滤波电路和限压电路依次串接。

所述开关量采集模块包括接收电路、光耦、触发器，接收电路接收开关量信号，接收电路、光耦、触发器依次连接后再接至从处理器。接收电路包括限流电阻和吸收电路，所述的限流电阻用于接收采集的开关量，开关量信号经由滤波电路进行滤波处理，滤波后的信号与光耦TLV847相连，进行隔离处理，隔离后的开关量信号与施密特触发器相连，最后将信号输入给FPGA进行数据诊断。

所述从处理器采用Altera的FPGA芯片EP3C40F324，主要负责变电站内馈线数据的采集调理。FPGA控制A/D转换器、开关量采集模块的数据采样，并将分析与处理后的数据送入PowerPC。所述的电流量、电压量等模拟量的数据采集由FPGA芯片控制A/D芯片以10 kHz的采样频率进行电流和电压信号的采样，FPGA 通过片选信号选中A/D 芯片，将一个通道的16 位数据存入数据寄存器中。读取8 次后，将数据通过数据并行总线发送给FPGA，FPGA 对数据进行预处理，然后送入先入先出队列( First Input First Output ，FIFO) 缓存。所述的A/D芯片采用TI公司的ADS8586模数转换芯片。

所述主处理器采用飞思卡尔公司的PowerPC，型号为MPC8313，用于实现所有功率、能量、有效值、功率因素等数字信号处理和人机交互控制。

所述的FPGA和PowerPC双核之间的工作原理为：首先是FPGA与PowerPC之间通过UPP接口进行连接，采用数据总线的方式进行通信，即PowerPC在读数据、写数据的过程中用相应的状态标志位来置位以指示FIFO 的状态，通过计算数据写入和读出的计数，来判断FIFO 中的数据量，PowerPC持续从FIFO 中读出数据直到FIFO 为空为止。其次，PowerPC对FPGA 所发送的数据进行处理，一方面将信号波形和故障处理结果呈现LCD 屏上。另一方面对于故障数据PowerPC处理器会发出PWM信号，驱动电路首先进行输出功率的放大，随后断路器的机械部分执行动作，以实现断路器的开断和闭合。

本实用新型采用PowerPC作为主CPU，芯片采用飞思卡尔公司的MPC8313处理器，考虑程序较大和处理数据较多，需要扩展程序存储器DDR3、NAND FLASH、NOR FLASH和SRAM 来存储程序和数据；扩展以太网接口，光纤以太网口（Gb以太网1）支持IEC61850规约，用于组网和接收控制信息，可以完成一次断路器的开断或者闭合操作，电气以太网口（Gb以太网2）用于装置测试用；支持GPS接收对时，以满足IEC61850通信的实时要求；RS-232 接口用于嵌入式平台程序的浏览及擦除； USBTAP 接口用于程序的调试；通过时钟同步芯片，可以完成1588 对时；扩展的I2C的接口，用于告警指示灯的驱动；光串口、I/O 口和 B 码对时，通过 FPGA 和 CPU 进行无缝总线连接，用于接收电网的模拟量信息和一些开关量状态信息。

本实用新型主要实现电流量、电压量和开关量三种状态量的监测。模拟信号的采集过程中，首先将信号互感器监测的断路器状态量以模拟电信号的形式送入系统，经过A/D转换之后再发到PowerPC处理器，数字信号的采集是开关量的数据监测，依次通过信号接收电路、隔离光耦和触发器将数字信号直接送入PowerPC进行处理。故障诊断过程主要是PowerPC处理器对采集到的数据进行处理，并完成整机控制和人机交互。数据处理过程中，处理器根据数据库中的数据再与历史数据进行比较和分析，得到信号的波形和故障分析结果。整机控制过程中，PowerPC处理器将断路器的工作状态显示在人机界面上并发送到后台PC机。

如图4所示，电源监控与复位模块采用两片电源监控芯片、一片硬件看门狗及FPGA来共同实现。工作过程如下：电源监控1和电源监控2将标志信号送入FPGA的“CPU看门狗逻辑”中；CPU喂狗信号送入FPGA的“CPU看门狗逻辑”中；外部硬件看门狗产生整个控制器的复位信号，并送入“CPU看门狗逻辑”中；硬件看门狗采用3.3V供电和监控，当3.3V上电时一直处于复位状态，当电压正常时，硬件看门狗延时100ms解复位；硬件看门狗解复位后，CPU看门狗默认值10分钟，此时FPGA的“CPU看门狗逻辑”会定期对硬件看门狗发送清狗信号；当CPU启动后可设定看门狗时间，当设定时间内CPU未清狗，“CPU看门狗逻辑”会停止对硬件看门狗发送清狗信号，再延迟硬件看门狗时间后模块复位。

如图5所示，时钟模块需要外供3种不同频率的时钟，频率分别为33.333MHz、25MHz、10MHz。系统时钟SYSCLK和DDR时钟由33.333MHz的有源晶振经PLL芯片倍频得到两路66.67MHz时钟，之后提供给PowerPC芯片，一路作为系统时钟，一路作为DDR时钟；差分时钟由一路25MHz的有源晶振经时钟发生器倍频后分出两路100MHz差分时钟供给PowerPC的SerDes模块和FPGA的PCI-E模块；监控和看门狗时钟由10MHz的有源晶振产生，直接送入FPGA。

如图6所示，内存模块中PowerPC外挂2片DDR3芯片，A芯片用于存储数据，B芯片用于存储8位ECC数据。A芯片和PowerPC之间通过MDQ[15:0]进行数据交互，B芯片和PowerPC之间通过MECC[7:0]连接低8位数据线，高8位则下拉到地。数据与数据选通总线采用DDR3内建ODT实现匹配。地址和控制总线采用终端并联匹配方式。

如图7所示，存储器模块中NAND FLASH用于存放工程数据，采用并行总线Bank0访问，高8位数据线和PowerPC专用NAND FLAS接口与NAND FLASH相连；NOR FLASH用于存放引导代码、操作系统和RTS，采用并行总线Bank1访问，模块上电时需要从该芯片将程序引导到内存中运行；SRAM用于存放掉电保存数据，选用并行总线Bank2访问。