功率管驱动电路及方法
【技术领域】
[0001]本发明涉及功率管的工作驱动，尤其涉及一种功率管驱动电路及方法。
【背景技术】
[0002]开关电源具有效率高、体积小、输出稳定性好的优点如今，但是，由于开关电源工作过程中的高频率、高di/dt和高dv/dt使得电磁干扰(以下简称EMI)问题非常突出。国内已经以新的3C认证取代了 CCIB和CCEE认证，使得对开关电源在电磁兼容方面的要求更加详细和严格。如何降低甚至消除开关电源的电磁干扰问题已经成为全球开关电源设计师以及电磁兼容(EMC)设计师非常关注的问题。开关电源的EMI干扰源集中体现在功率开关管、整流二极管、高频变压器以及布版布线等。
[0003]功率管作为开关电源的核心器件，工作在开关快速循环转换的状态，dv/dt和di/dt都在急剧变换，因此，功率开关管既是电场耦合的主要干扰源，也是磁场耦合的主要干扰源。随着开关管的工作频率升高，其传导干扰和辐射干扰也随之增加。此外，功率管上反并联的钳位二极管的反向恢复特性不好，或者电压尖峰吸收电路的参数选择不当也会造成电磁干扰。
[0004]所以要降低功率管带来的EMI影响，就需要降低功率管打开和关断的速度，以此来降低dv/dt和di/dt。但是功率管打开和关断的速度降低，又会使功率管的损耗增加，降低开关电源的效率。
【发明内容】
[0005]本发明要解决的技术问题是如何既降低dv/dt和di/dt，又不至于过多影响开关电源的效率。
[0006]为了解决这一技术问题，本发明提供了一种功率管驱动电路，包括非交替逻辑控制器、第一 NMOS管、第一 PMOS管，还包括第二 NMOS管、第二 PMOS管和阈值检测电路；
[0007]所述非交替逻辑控制器用以依据输入的PWM信号，驱动所述第一NMOS管和第一PMOS管的栅极；
[0008]所述第一PMOS管用以依据所述非交替逻辑控制器的输入输出高电平驱动功率管的栅极;所述第一 NMOS管用以依据所述非交替逻辑控制器的输入输出低电平驱动功率管的栅极；
[0009]所述阈值检测电路用以采集功率管栅极的输入电压，将其与预设的阈值比较，进而依据比较的结果驱动所述第二 NMOS管和第二 PMOS管的栅极；
[0010]所述第二PMOS管用以依据所述阈值检测电路的输入输出高电平驱动功率管的栅极;所述第二 NMOS管用以依据所述阈值检测电路的输入输出高电平驱动功率管的栅极。
[0011]可选的，所述第一PMOS管与第二PMOS管用以通过输出高电平至所述功率管的栅极，驱动其开启。
[0012]可选的，在第一PMOS管被驱动输出高电平驱动功率管的栅极时:
[0013]所述阈值检测电路进一步用以::
[0014]若采集到的功率管栅极的电压小于一第一阈值，则驱动关断的所述第二PMOS管打开，使得所述第二 PMOS管输出高电平驱动功率管的栅极；
[0015]若大于该第一阈值，则驱动所述第二PMOS管关闭；
[0016]若采集到的功率管栅极的电压到达第二阈值，则驱动所述第二PMOS管打开，使得所述第二 PMOS管输出高电平驱动功率管的栅极；
[0017]所述第二阈值大于第一阈值。
[0018]可选的，所述第一匪OS管与第二匪OS管用以通过输出低电平至所述功率管的栅极，驱动其关闭。
[0019]可选的，在第一匪OS管被驱动输出低电平驱动功率管的栅极，且第二匪OS管被驱动输出低电平驱动功率管的栅极时:
[0020]所述阈值检测电路进一步用以:
[0021]若采集到的功率管栅极的电压下降至第二阈值，则驱动打开的所述第二NMOS管关断；
[0022]若小于该第一阈值，则驱动所述第二匪OS管打开，使得所述第二匪OS管输出低电平驱动功率管的栅极
[0023]所述第二阈值大于第一阈值。
[0024]可选的，所述第一PMOS管的源极以及第二PMOS管的源极均连接电源，漏极连接所述功率管的栅极。
[0025]可选的，所述第一匪OS管的源极以及第二匪OS管的源极均接地，漏极连接所述功率管的栅极。
[0026]可选的，所述第二PMOS管的栅极以及第二NMOS管的栅极分别连接到所述阈值检测电路。
[0027]本发明还提供了一种功率管驱动方法，包括如下步骤:
[0028]StepO:提供第一 PMOS 管、第一 NMOS 管、第二 PMOS 管和第二 NMOS 管；
[0029]功率管驱动打开时:
[0030]Stepl:驱动第一NMOS管和第二NMOS管关断；
[0031]驱动第一PMOS管输出高电平至功率管的栅极;进入步骤Step2;
[0032]Step2:检测到所述功率管的栅极电压小于第一阈值，则驱动所述第二 PMOS管输出高电平至功率管的栅极;进入步骤Step3;
[0033]Step3:检测到所述功率管的栅极电压大于第一阈值，则驱动所述第二 PMOS管关断；进入步骤Step4;
[0034]Step4:检测到所述功率管的栅极电压升至第二阈值，则驱动所述第二 PMOS管打开，输出高电平至功率管的栅极；
[0035]Step5:完成功率管的打开；
[0036]功率管驱动关断时:
[0037]Step6:驱动第一 PMOS管和第二 PMOS管关断；
[0038]驱动第一丽OS管和第二丽OS管打开，输出低电平至功率管的栅极；进入步骤Step7；
[0039]Step7:检测到所述功率管的栅极电压降至第二阈值，则驱动所述第二匪OS管关断，进入步骤Step8;
[0040]StepS:检测到所述功率管的栅极电压小于第一阈值，则驱动所述第二 NMOS管输出低电平至功率管的栅极；
[0041 ] Step9:完成功率管的关断。
[0042]本发明在现有的功率管驱动电路中加入了阈值检测电路和第二NMOS管和第二PMOS管.通过监测功率管的栅极电压来控制第二NMOS管和第二PMOS管的打开和关断，既降低dv/dt和di/dt，又不至于过多影响开关电源的效率。具体如何发现技术问题，并解决该技术问题的思路，在下文的【具体实施方式】中另作了详细阐述，其中发现技术问题本身亦是本发明的改进之一。
【附图说明】
[0043]图1是现有技术中功率管驱动电路的不意图；
[0044]图2是现有技术中功率管驱动信号的示意图；
[0045]图3是本发明一实施例中功率管驱动电路的示意图；
[0046]图4是本发明一实施例中功率管驱动信号与现有技术中功率管驱动信号的对比示意图。
【具体实施方式】
[0047]以下将结合图1至图4对本发明提供的功率管驱动电路及方法，以及引出该电路及方法的思路进行详细的描述，其记载的方案为本发明可选的实施例，可以认为，本领域技术人员在不改变本发明精神和内容的范围内，能够对其进行修改和润色。
[0048]在介绍本发明提供的功率管驱动电路与方法前，先参考图1和图2对现有技术中的功率管驱动电路及其工作进行详细的描述。
[0049]在图1中，输入是P丽信号，经过非交叠逻辑控制输出至nmos管匪I和pmos管PMl产生驱动信号去控制功率管。当驱动管PMl打开时，匪I关断，输出高电平至功率管的栅极，打开功率管。当驱动管匪I打开时，PMl关断，输出低电平至功率管的栅极，关闭功率管。在打开和关断功率管时都会经历三个阶段，具体如图2所示。
[0050]首先经历图2中的SI阶段，在这个过程中功率管并没有打开，当PMl对栅极继续充电，栅极电压继续升高，功率管开始打开，由于功率管的密勒效应，功率管的栅极驱动电压进入一个平台期，此时功率管的漏级电压开始下降，但是栅极电压保持不变，即S2这个平台期时间的长短决定了功率管的打开速度，也就影响了功率管的EMI影响。当功率管的漏级电压下降到终点，功率管的栅极电压继续上升，直到供电电压，此时功率管彻底打开，即S3阶段。当P丽变低后，驱动级的PMl关断，匪I管打开，功率管的栅极电压开始下降，在下降过程中功率管保持打开状态，即图2中的S4。当栅极电压继续下降，又进入平台期，S卩S5。此时功率管的栅极电压保持不变，漏级电压开始上升，当漏级电压上升至供电电压后，平台期结束，功率管彻底关断。栅极电压继续下降，进入S6的状态，栅极电压变成低电平。
[0051]在对图2功率管状态的描述中，S2和S5两个平台期决定了功率管的开关和关断速度，也就决定了功率管的EMI干扰。所以要改善功率管的EMI干扰问题就需要延长S2和S5这两个平台期的时间.简单的办法就是减小驱动级的驱动能力，即减小PMl和NMl的尺寸。但是在延长了 S2和S5这两个时间后，S1/S3/S4/S6也都会相应的延长，SI和S6的延长增加了功率管的时延，S3和S4的延长影响了驱动级的效率，因为在这个过程中功率管没有完全打开。
[0052]以上的描述引入了本发明的技术问题，其本身也是本发明的创造点之一。
[0053]在以上基础上，本发明提供了一种功率管驱动电路，包括非交替逻辑控制器、第一NMOS管(匪I) (NMl)、第一PMOS管(PMl)，还包括第二匪OS管(NM2)、第二PMOS管(PM2)和阈值检测电路；
[0054]所述非交替逻辑控制器用以依据输入的PWM信号，驱动所述第一NMOS管(匪I)和第一PMOS管(PMl)的栅极；
[0055]所述第一PMOS管(PMl)用以依据所述非交替逻辑控制器的输入输出高电平驱动功率管的栅极;所述第一 NMOS管(NMl)用以依据所述非交替逻辑控制器的输入输出低电平驱动功率管的栅极；
[0056]所述阈值检测电路用以采集功率管栅极的输入电压，将其与预设的阈值比较，进而依据比较的结果驱动所述第二 NMOS管(匪2)和第二 PMOS管(PM2)的栅极；
[0057]所述第二PMOS管(PM2)用以依据所述阈值检测电路的输入输出高电平驱动功率管的栅极;所述第二匪OS管(NM2)用以依据所述阈值检测电路的输入输出高电平驱动功率管的栅极。
[0058]在本发明可选的实施例中，所述第一PMOS管(PMl)与第二PMOS管(PM2)用以通过输出高电平至所述功率管的栅极，驱动其开启。
[0059]在开启功率管时:
[0060]在第一PMOS管(PMl)被驱动输出高电平驱动功率管的栅极时:
[0061]所述阈值检