专利名称：用于扫频和固定频率系统中的宽跟踪范围、自动测距和低抖动锁相环路的制作方法
技术领域：
本发明在政府支持下基于合同号为DE-AC02-98CH10886的文件制定，并获美国能源部奖励。政府在本发明中享有确定的权利。
锁相环路通常用于产生与另一个信号具有优选相位关系的信号。PLL仔细地调整其自身时钟(本机振荡器)并将其与一些外部信号(参考时钟)进行精确校正。在串行数据通信和类似的应用中，参考时钟经常被嵌入在数据位流中。时钟恢复子系统中PLL的作用就是将其本机振荡器与内嵌在数据流中的参考时钟校正。接收器中的PLL环路可以将其本机时钟信号频率调整为参考信号频率的整数倍，从而将两个信号的相位校正。这样就锁定了参考信号和本机时钟信号间的相位关系。一旦被适当地校正，本机振荡器可以被用于计算数据流中的数位，在最不受噪音影响的区域中心点取样每个数据波特。
如
图1所示，传统PLL10提供电压控制振荡器(VCO)12和相位比较器或检测器14相连接的反馈系统，这样，振荡器频率和相位分别准确跟踪外加频率或频率调制信号。在PLL中，来自相位比较器的错误信号为输入信号和反馈信号之间的频率或相位差。如果fin不等于fVCO，相位比较器14产生一个值为相位差的相位错误输出信号。这个相位错误输出信号，经过环路滤波器16的滤波并被放大器18放大后，使fVCO偏向fin方向。VCO最终“锁定”在fin，以使fin与输入信号保持一个固定的关系。
在此应用中，用于构建数据流的传输时钟中的任何不完整性都会破坏PLL正确校正本机振荡器的能力。传输时钟中的这种不完整性有时可以被分为频率偏移、漂移或如此处所用的“抖动”。抖动，作为PLL环路中的一个普遍性问题，可被定义为以连续振荡器相位为参照的连续脉冲相位中的，引起输出频率中有害变化的突然的虚假变化。随着输入信号上抖动频率的增加，PLL对带宽的要求也相应地增加。因此，恢复时钟的准确性限制了系统的性能。
随着传输诸如数字数据、视频或音频等大量数据的更加复杂的服务的引入，通信网络在保证数据质量的同时必须提供可预见的更好的性能。例如，在数字通信系统中，PLL应用中将可能提供一个与待解码的被接收数字信号具有相同频率和相位的“洁净”的时钟信号。典型的数字PLL设计中使用具有比引入的数据信号频率高得多的参考时钟，用以生成输出时钟。然而，这种方法，只能保证参考时钟在一个时钟周期内的相位锁定。相位锁定中的这种错误形成抖动。在传统模拟PLL环路中，抖动通常是由对控制电压和VCO噪音的滤波过程中产生的错误引起的。
一旦抖动污染了信号，抖动将在系统中传播，而且往往在通过各种器件时被增加。因此，以往在对稳定性要求非常高的系统中PLL的应用很有限。例如，包含雷达振荡器的系统要求非常高的稳定性，只能通过降低环路带宽达到。这又降低了PLL的频率跟踪性能，降低了PLL振荡器自身的理想特性。当PLL的环路增益为高时，压入和锁存时间短，但对噪音(内部和外部)的影响变高，导致输出中较大的相位抖动和频率抖动。另一方面，当PLL的环路增益为低并且带宽很窄以去除噪音时，频率偏移和原始相位差的压入和锁存能力变低，导致更窄的压入和锁存范围。环路的窄带宽不仅使达到大频率偏移的锁存状态需要很长时间，而且在频率扰动时锁存状态的保持上也会有困难。因此造成环路锁定的困难和跟踪与载波的损失。
因此需要通过对漂移至高带宽区域的谐波的控制来构建一种具有相对较大带宽的低抖动PLL。良好的谐波抑制在PLL中非常重要，因为这将影响环路特性(即稳定性、相位错误和抖动)。虽然不是很明显，但带有平衡代码的谐波的存在并不依赖于可能引起对伪随机代码流错误锁定的基波。因此，具有最优谐波抑制的PLL不仅对于减少传输端的抖动有利，也有助于在接收端和测量端滤去噪音和传输媒介引入的失真。
此处所讲的PLL环路提供了一种与抖动源(即不管它是在发射源中还是在传输媒介中)无关的低抖动恢复时钟，并具有自动谐波切断检波环路，这种自动谐波切断检波环路通过一种新型锁定搜索控制逻辑电路与可编程鉴频器和代码平衡检测器相连。鉴频器用于预置表示频率上下限的频率窗口，以获得频率捕捉有效的可编程频率范围。鉴频器和代码平衡检波环路配合使用，以使潜在的错误锁定达到最小。因此，有效的频率扫描经过几个频率谐波，并在信号捕捉中避免这些谐波的出现。这就允许使用一个无须前同步的大的频率扫描范围，同时可以在信号捕捉过程中避免谐波锁定。
另外，微分环路积分器和锁定搜索控制逻辑电路的配合使用保证了具有洁净噪音输出信号的快速的信号捕捉，而且信号无须谐波锁定。与其他的设计结构相比，这种配合可以通过编程方式获得较大的动态范围，因此具有更大的灵活性和更大的扫频范围。
最好将自适应电缆均衡器与本发明中的PLL配合使用，用于恢复包含时钟和/或数据的编码传输。这种自适应电缆均衡器适用于均衡通过电缆或其他具有类似耗散损失的媒介进行传输的数据的低成本单片电路解决方案。均衡器自动适应，以均衡同轴或双绞电缆或线路的短途传输长度，并提供其自身的优良抖动性能。最好将均衡器与本发明中的PLL配合使用，这样就可以使用短途距离线路，而且具有源抖动大大降低的优点。
在固定频率、间歇频率和/或扫频系统中，使用了本发明中的PLL环路，就不需要信号捕捉前同步来避免谐波锁定。PLL将自动地在固定频率和/或变化频率的编码输入信号上搜索并锁定，并将谐波从编码数据流中滤除。所述技术还允许在谐波上进行较大的频率扫描，而不会引起信号捕捉上的谐波锁定。数字输入信号被一个低抖动恢复时钟重新计时并解调。输出恢复时钟的占空比应为50％。所述技术可用于大多数大容量数据传输和存储器件中的任何DC平衡代码调解方案。
本发明中的PLL的实现至少产生了可能存在的开关噪音，这一点是非常重要的。更重要的是在模拟和数字环路中最优模拟和数字噪音隔离和屏蔽都是通过使用隔离定型功率平面的精确PWB设计得到的。
因此，本发明的一个优点就是提供了一种不受输入信号抖动影响的PLL。
本发明的另一个优点是提供了一种在具有最小抖动的噪音传输环境中恢复原始时钟准确性的PLL。
本发明的另一个优点是提供了一种低抖动PLL，因此可以得到用于数据和时钟恢复的具有低相位错误和漂移的宽范围跟踪。
本发明另一个优点是以简易廉价的设计提供了一种低抖动PLL，这种设计使用了可用的商品化技术。
本发明另一个优点是实现了固定频率和扫频系统都可使用的低抖动PLL。
本发明还有一个优点是提供了一种PLL，即使输入频率的范围很大，其输出和输入也保持固定的相位关系。这种PLL，带有一路参考时钟输入和多路缓冲时钟输出，可以连续监视输入参考时钟的相位和输出相位之间的关系。然后，PLL调整输出转变使其在一个闭合计时窗口中准确地位于输入转变的上方。
附图简述图1为传统锁相环路的功能框图。
图2为本发明的低抖动锁相环路的功能框图。
图3为本发明的与锁相环路配合使用的鉴频器的理想实施例的功能框图。
优选实施例详述本发明提供了一种将参考时钟恢复的锁相环路PLL，并可以降低向参考时钟中传输的串行数据流中的抖动。这种低抖动PLL输出时钟为用于精确延迟的计时器计时，然后为进一步的分配做缓冲。PLL输入中的自适应电缆均衡器和用于避免信号捕捉上谐波锁定的数字鉴频器配合使用，可获得毫微秒级抖动。微分环路积分器的实现进一步降低了抖动。然后，保持有最后的锁定电压的积分器扫描并跟踪一个很小的范围。这就限制了控制电压的漂移，因此也降低了扫描并找到一个临近谐波的可能性。
现在参考附图，其中相似的单元都被编号，图2所示为本发明的锁相环路(“PLL”)20的功能框图。PLL20和此处与其相连元件(后文将详述)被支撑在印刷电路板(PCB)23上。用于PLL20的结构同样被支撑在现场可编程门阵列(FPGA)25上，FPGA允许使用本专业领域中所熟知的快速原型技术制造。
至少需要一个短途传输媒介27为传输者提供将引入数据流从传输源(图中未示)传输到PLL20的通道。传输媒介27最好从同轴电缆和双绞电缆的短途传输电缆长度中选择，线路的最大长度最好为320’。最好将平衡隔离变频器29和传输媒介27耦合，用以将引入的数据流转移到PCB23上。
自适应电缆均衡器31在平衡隔离变频器29和PLL20之间耦合，用以减少引入数据流内在的抖动。自适应电缆均衡器31可在诸如廉价双绞线上短时间运行，这样的双绞线可在本机器件的输出端找到。作为PLL20的预调节器，自适应电缆均衡器31进一步调整，得到与电缆长度无关的最低引入抖动，从而降低了系统抖动。自适应电缆均衡器31可在本技术领域中所熟知的多种可用的商品化实施例中选择。
PLL20实现了一种“自动测距”技术，可以预编制一个独立的频率窗口，其中输入信号被标识为受锁定作用的信号。这样的自动测距功能是由一种锁定搜索控制逻辑电路33实现的。控制逻辑电路33的最初输入端通过平衡代码检波环路36与数字可编程鉴频器35(后文将详述)相连。平衡代码检波器的错误是可能存在的谐波锁定的最初暗示，但由于输入数据中可能包含错误，所以仅仅它还是不够的。鉴频器35对再次捕捉进行核对，以保证对宽频率跟踪范围的准确编程；这就将窗口频率框定在被锁定的信号上，以便从数据流中获取数据，并在上述范围内进一步提供谐波锁定保护。本发明中鉴频器的一个典型模型如图3所示，下文中将详述。
鉴频器35使用分频器和频率相位比较器在本机振荡器或时钟37产生的本机时钟信号周围设置一个上下窗口。鉴频器35依靠响应本机时钟信号产生的瞬时信号频率和参考时钟39产生的输入参考信号生成一个输出电压。其信号也用作环路中的反馈信号。图2所示的本机振荡器37为本技术领域中成形的电子可调振荡器VCO或VCM，其中输出频率取决于所用的调节电压的值。使用低相位噪音微分信号VCO可以轻易地得到改善的抖动性能。然而，本发明中实现的这种可调节振荡器可以在不偏离本发明主旨的范围内作一些改动，这一点是显而易见的。
进一步参看图2，参考时钟39为鉴频器35提供了一个基准参考频率，参考时钟可以是外部固定时钟，诸如石英参考时钟，或是外部动态时钟，诸如直接数字化同步(DDS)时钟。参考时钟39没有使用任何模拟调节元件，因此避免了这些元件所具有的漂移和老化特性。DDS参考输入用于在一个在窗口中快速捕捉并跟踪一个已知的频率/时间轮廓，同时避免具有低信噪比(S/N)的谐波输入。因此参考时钟39为鉴频器35提供了一个“相近”时钟参考，并为使用可编程计数器建立精确频率窗口奠定了基础。这个窗口不会像传统控制电压阈值检波器一样产生漂移或随寿命变化。
鉴频器35可进一步使用可编程计数器，将频率窗口做的尽量小，以保证不会产生具有锁定已选定滤波网络所需的足够功率的谐波。进一步参看图3，图中所示为用于说明本发明PLL20操作过程的说明性鉴频器35’，其中鉴频器35’包括一个高频阈值计数器45和一个低频阈值计数器47，用于建立本机时钟信号周围的阈值设置。高频阈值计数器45和低频阈值计数器47都按照独立的预置除数划分参考时钟信号。鉴频器35’还包括一个参考时钟频率计数器49，按照预置除数划分本机时钟信号，用以产生一个本机参考时钟信号。
鉴频器35’包括至少一个具有输入来自高频阈值计数器45或低频阈值计数器47之一的频率相位比较器51，还包括一个来自参考时钟频率计数器49的输入。比较器51至少建立一组不会引起参考时钟信号重新捕捉的最低频率和最高频率。事实上，对本机振荡器37的输出进行多次抑制以确保窗口足够小，不会引起谐波是非常必要的，但是，跟踪范围却很难被窗口所限制。
再来参看图2，频率/相位比较器53和参考时钟39相连。比较器53检测出参考频率输入和VCO输入的信号频率之间的相位变化。频率/相位比较器52锁定输入参考信号，用以影响锁定步骤。
自适应相位比较器55与锁定搜索控制逻辑电路33相连，其中当参考信号和本机时钟信号之间受锁定作用时，相位比较器55决定输入参考信号和本机时钟信号之间的相位差。然后，相位比较器55产生一个与这个相位差对应的并和此周期成比例的相位错误信号，用以和变化的输入频率相适应，从而在一个宽频谱上减少了相位超前和/或滞后。相位比较器55通过将输出脉冲宽度按照频率成比例地调节，减少了相位漂移，提供了一个具有低相位错误的动态扫频范围。因此，相位比较器55的这种集成方式的结果是在整个控制电压中的等抖动特征，转变为大频率跨度上的全频范围。
PLL20还提供了一个微分环路积分器或滤波器57，其中滤波器57不仅减少了与频率有关的相位扰动错误，而且减少了由温度引起的相位漂移。微分环路滤波器57和自适应相位比较器55、频率/相位比较器53相连。微分环路滤波器57产生一个与相位比较器55产生的相位错误信号对应的电压控制信号并将此控制电压信号传送给本机振荡器37。由于完成了上述的锁定步骤，PLL20将此控制电压传输至鉴频器35的可编程范围中，用以重复地将环路锁定在输入参考信号上。微分环路滤波器57降低了控制电压噪音，提高了灵敏度和动态范围，提高了频率跟踪范围，提高了常态噪音滤除能力，补偿了元件的变化，降低了热漂移和抖动。因此滤波器57可以适应元件的变化，使由热引起的相位扰动和噪音达到最小。
PLL20还包括一个与本机振荡器37相连的分频器59(此处所示为2分分频器)，用来提供占空比为50％的低抖动恢复时钟61。PLL20还带有一个输入来自本机振荡器39的同步调制解码环路63和用于解调并恢复来自数据流的重计时数字输入数据的数据流。信号的解调在距传输者一段距离的地点发生。二次放大所执行的解调过程要求接收者处的载体与调制过程中的载体精确同步。同步调制解码电路63可以从本技术领域中所知的多个调制方法中选择(也就是说，可以是“IP”或FPGA中实现的其他逻辑电路，任何有助于本发明操作的方法都满足要求)。
PLL20中可以选择包括一个与锁定搜索控制逻辑电路33相连的参考优先装置67。当没有输入信号时，参考优先装置67强迫锁定相近参考39。
PLL20还包括至少一个指示器用来指示什么时候PLL20没有得到信号捕捉和锁定。这个指示器，可以是LED指示器或类似元件，最好是脉冲式的，这样就可以方便地显示瞬态问题。因此，失去锁定的时候指示器应该亮。
在信号传输的开始，相位比较器55使用两个频率。当环路要求锁定时，PLL20必须处理两个范围一个是频率锁定所要求的范围，一个是在频率锁定完成之后的相位锁定发生的范围。操作中，频率/相位比较器53首先在参考时钟39中建立同步。一旦建立了频率/相位锁定，随着控制电压的稳定相位错误达到最小，相位比较器55发生转换，以便相位编码数据的分离。相位比较器55决定了输入信号和本机参考之间的相位差。本机振荡器时钟37的上升沿和伪随机代码发生器石英输出相比较，作为抖动测量的触发。被检测到的相位错误信号被过滤，用以减少噪音，之后被传输到本机振荡器37中。振荡器37相应地调整本机生成信号的频率以趋近锁定。
通过生成数字时钟频率窗口选择“相近”频率，数字时钟频率将鉴频器35建立的窗口定中。必须首先建立频率时钟，然后锁定相位。因此，鉴频器35必须使用频率比较器53，当其锁定时，使用相位比较器55。因此，当得到稳定的锁定时，锁定搜索控制逻辑电路33转换至自适应相位比较器55，一个用于扫频系统的频率补偿相位检波器。当从参考时钟39转换到输入信号时，由于滤波器57不允许阶跃响应，滤波器57的输出最初位于相近VCO控制电压中，用以在各种给定的初始条件，甚至是在性能随个体变化的元件的条件下得到所需的频率。然后，PLL20，在频率锁定的基础上，将任意的控制电压限制在相近频率上。此时，每次只对控制电压做很小的调整，将滤波器57的输出锁定到所需的频率上。在这种结构下，频率/相位检波器53决定原始点频率，这样即使滤波器57和本机振荡器37之间存在元件变化也无需进行调解。在这种方式下，可以精确地设置严格限制，而不会因为模拟比较器中常见的元件老化或变化造成不良的影响。
如果在与可编程频率相关的输入延迟之后没有检测到锁定，锁定搜索逻辑电路33会自动尝试重新捕捉。逻辑电路33重新锁定参考频率并重复自身循环。如果输入信号没有被鉴频器35滤除，那么就可以得到准确和无谐波的锁定。上文所述的脉冲式指示器应可以指示出输入信号上成功的相位锁定。
鉴频器35，与PLL20配合使用，可以将操作约束在一个只由参考时钟39的高准确性决定的精确的频率范围内。这在无需前同步对传输媒介上的频率划分多元信号进行的解码中是有用的。当信号丢失或中断时，还可以使用鉴频器35保持或抑制本机振荡器37的输出频率。在固定频率或周期扫频系统中，可以使用固定频率参考为快速信号捕捉设置本机振荡器的原始控制电压，并建立可编程的准确固定频率跟踪窗口。可以建立窄窗口用于固定频率或建立宽窗口用于扫频输入。
相位比较器55产生的控制信号与输入信号周期成比例，以便使相位偏差最小。在产生控制电压输出之前，由于周期减半，相位比较器55允许一个非常宽的输入频率范围。这就降低甚至几乎消除了诸如那些高速系统(即导弹、飞机、卫星系统和离子加速器)中的扫频系统的相位扰动。用于这些系统的准确计时应用要求低抖动和精确开窗。
下面的示例中提供了本发明中的PLL的一个说明性示例。需要强调的是，此处提供的值仅仅构成了完成目前工艺的一个有效的示例，而且这些值可以按照如上所述被影响。因此应该明白其中的部分或所有步骤的顺序和时间都可以做一定的修改以适应不同的应用。
示例鉴频器窗口阈值设置*高频(UF)阈值计数器设为除以恢复2X参考时钟＝56MHz/52*低频(LF)阈值计数器设为除以恢复2X参考时钟＝56MHz/60*石英参考时钟＝14.318MHz/1456MHz/52＝1.08MHz(高阈值)56MHz/60＝0.938MHz(低阈值)14.318MHz/14＝1.023MHz(参考)当参考在高低阈值之间时(0.938MHz＜＝1.023MHz＜＝MHz＜＝1.08MHz)，鉴频器不会试图对信号进行重新捕捉。
使用上述具有14.318参考石英时钟振荡器的设置1)不会引起重新捕捉的最低频率LF/52＝1.023MHz得到LF＝53.196MHz(低阈值)2)不会引起重新捕捉的最高频率
HF/60＝1.023MHz得到HF＝61.38MHz(高阈值)使用14.318MHz参考振荡器和所需的使用相位比较器的57.272MHzPLL基频可以识别下述稳定谐波
也可能有其它整数谐波，但在跟踪范围(28MHz到80MHz)的测试设置中，这些谐波都缺少引起谐波锁定所需的足够的功率。例如，7/9谐波不会出现。鉴频器避免了这些谐波。
约56MHz操作中在+0％，-0.3％处使用相同的2X参考时钟，可使用上面的谐波预测出下面的可能谐波。
53.196MHz处检波器的±5％阈值远远大于相邻最近的稳定谐波(5/6)。
每次测试都可以预测没有谐波锁定的锁定，表示了PLL20性能的预测性和重复性。由于没有可行的方法可以得到在广播系统编码数据上无谐波锁定的PLL，所以这种预测在保证关键系统中多个PLL都可以得到锁定的过程中是重要的。当信号电缆和一运行系统相连接并无前同步时，每个PLL单元必须第一次就得到锁定而无须重试。这就允许时钟和数据在单一传输媒介上传输，而不影响抖动性能。当与双媒介系统相比较时，这种优势很明显，这是由于小的热扰动会改变数据时钟的相位，不仅会导致不可恢复的数据损失，而且要求精确的媒介长度匹配和热补偿。
另外，由于实现了和微分滤波器57的配合使用，PLL20的温度性能也是优良的。滤波器57使用毫微伏级控制电压用于相位中的微微秒级分辨率和准确性。这种扫频范围性能比高数位率(即固定频率)通信系统中经常使用的VCO的性能要好。这样PLL20就将时钟与数据分离开来，使得恢复时钟和数据中的抖动都大大地降低了。这在准确位置控制系统中非常有用。
在此实施例中，当用于具有扫频输入和相位调制数据的长距离电缆分布系统中时，PLL20具有50ps的最佳抖动，125ps的最大RMS抖动和1ns的峰-峰抖动。可用于数据率从几赫兹到几G赫兹的多种应用中。对于时钟放大应用，在10至50MHz的范围内，抖动优于25psRMS。然而，这个范围，并不被本文的范围所严格限制，仅仅用于说明此创新型电路结构所得到的抖动降低效果。
因此，本发明中的PLL展示了在大频率范围上与传统PLL所不同的的锁定能力。本发明中的PLL作用于数据流本身，展示了一种“自动测距”能力，其中PLL锁定在没有谐波锁定的不同频率上。这种技术可用于提高电子显微镜图像、MRI设备、望远镜、电子透镜、滤镜和任何接收波长信息的设备的传输质量，并可以稳定在波长变化的输入条件下的图像的质量。可得到固定或移动点物体的更清晰的图像和更精确的位置。
此处所说的PLL，特别是和自适应电缆均衡器配合使用时，可以解决许多成像、传输和位置测量问题，包括传输媒介属性扰动引起的受噪音影响的精确度问题。因而，也可以使用PLL20用来稳定快速移动目标的图像。本发明的实现在各种应用中是有优势的，其中包括但不限于要求精确时空测量的应用(即遥测、轨迹、雷达、多普勒雷达、相控阵雷达及导航系统；全球卫星定位设备、卫星通信设备、测量设备、HDTV和其它精确定位或测量设备)。本发明还可用于微微秒级可调节无源光纤延迟电路；高波特率接收器；测距测速或轨迹测量设备；陀螺；精确高速旋转测量和控制，例如，用于扫描仪、打印机、监视卫星图像扫描，或高度校正电路；通信系统；和具有大惯性阻尼要求的系统中。如上所述特点的结合使本发明与传统PLL电路相比可得到更好的结果。大多数PLL被设计为工作在一个相对较窄的频率范围上，而且通常需要前同步防止谐波锁定。本发明中的PLL是面向性能的，它的许多改进都是和大扫频范围和大频率跨度有关的。因此，此处所述的PLL设计在信号捕捉过程中在谐波上搜索没有锁定的编码数据谐波。这种设计无需前同步就可以得到无谐波锁定性能。
扫频系统要求一个可以跨越源信号几个谐波的大跟踪范围。这种设计提供了所有必须的检波电路，以防止由于对编码数据信号捕捉中的任何谐波锁定，而不会有由于上电或信号中断造成的任何错误锁定。这种设计中没有随温度和范围漂移的模拟比较器。
如果分布信号间隙稳定在微微秒级或更好的水平上时，本发明中的PLL的信号信息处理技术还可以在空间中多个点同时产生新的清晰度和确定度。这些技术使数据和信号一起通过，从而使许多分布设备共享相同的广播信息。通过回环技术，可在经过干扰传输媒介的大距离上得到计时均衡，干扰传输媒介由于温度、多普勒效应或物理轨迹发生变化。结果信号在分辨率和准确性上都被自动调节为噪声基底准确度。
上述方法和相应结构的各种变化都为精通此技术领域中的人士所致。因此，上述描述和相应的结构只是阐述说明而不是限制。因此，在下述权利要求书中将给出本发明的特定范围。
权利要求
1.一种宽跟踪范围锁相环路(PLL)，包括锁定搜索控制逻辑电路，包括一个可编程窗口鉴频器，可编程窗口鉴频器用于预置频率窗口的上下频率限制，以得到一个可编程的频率范围，其中信号被锁定以便从引入数据流中获取数据，还包括一个与所述鉴频器相连的平衡代码检波电路，用于在所述数据流中消除谐波。
2.根据权利要求1所述的PLL环路，还包括一个用于为所述鉴频器提供输入参考信号的参考时钟。
3.根据权利要求2所述的PLL环路，其中，所述参考时钟从外部固定时钟和外部动态时钟中选择。
4.根据权利要求3所述的PLL环路，其中，所述外部固定时钟是一个石英参考时钟。
5.根据权利要求3所述的PLL环路，其中，所述外部动态时钟是一个直接数字化同步时钟。
6.根据权利要求2所述的PLL环路，还包括一个用于产生本机时钟信号的本机振荡器，其中，将所述本机时钟信号用作反馈信号。
7.根据权利要求6所述的PLL环路，其中，所述本机振荡器从电压控制振荡器、电压控制石英振荡器和电压控制多谐振荡器中选择。
8.根据权利要求6所述的PLL环路，还包括一个与所述本机振荡器相连的2分振荡器，用于产生一个具有50％占空比的低抖动恢复时钟。
9.根据权利要求6所述的PLL环路，还包括一个同步调制解码电路，其输入来自所述本机振荡器和所述数据流，用于将来自数据流中的重新计时的数字输入数据解调并恢复。
10.根据权利要求6所述的PLL环路，其中，所述鉴频器包括一个高频阈值计数器和一个低频阈值计数器，用以建立所述本机时钟信号周围的阈值设置，其中每个所述高频阈值计数器和低频阈值计数器按照独立的预置除数划分恢复参考时钟信号。
11.根据权利要求10所述的PLL环路，其中，所述鉴频器还包括一个参考时钟频率计数器，按照预置除数划分所述本机时钟信号，以生成参考时钟信号。
12.根据权利要求11所述的PLL环路，其中，所述鉴频器包括至少一个频率相位比较器，其输入来自所述高频阈值计数器和低频阈值计数器之一，所述比较器至少建立不引起发生所述参考时钟信号捕捉的最小频率和最大频率之一。
13.根据权利要求6所述的PLL环路，还包括与所述参考时钟相连的频率相位比较器，用以产生对所述输入参考信号的锁定。
14.根据权利要求13所述的PLL环路，还包括一个与所述锁定搜索控制逻辑电路现连的自适应相位比较器，其中当所述输入参考信号和所述本机时钟信号之间锁定有效时，所述相位比较器确定所述输入参考信号和所述本机时钟信号之间的相位差，并产生一个与此相位差相对应的相位错误信号。
15.根据权利要求14所述的PLL环路，还包括一个与所述自适应相位比较器和所述频率相位比较器相连的微分环路滤波器，它产生一个输出到所述本机振荡器的电压控制信号，其中所述电压控制信号和所述相位错误信号相对应。
16.根据权利要求15所述的PLL环路，其中，所述微分环路滤波器将所述电压控制信号传输给所述本机振荡器。
17.根据权利要求15所述的PLL环路，还包括一个短途传输媒介，它为传输者提供了一个将引入数据流从传输源传输至所述PLL环路的通道。
18.根据权利要求17所述的PLL环路，其中，短途传输媒介从同轴和双绞电缆和线路中的短途电缆长度中选择。
19.根据权利要求17所述的PLL环路，其中，所述短途传输媒介的最大长度为320’。
20.根据权利要求17所述的PLL环路，还包括一个与所述短途传输媒介相耦合的平衡隔离变频器，用于将所述引入数据流从所述短途传输媒介上传输到支撑所述PLL环路的印刷电路板上。
21.根据权利要求20所述的PLL环路，还包括一个在所述平衡隔离变频器和所述PLL环路之间耦合的自适应电缆均衡器，用于降低所述数据流中的抖动。
22.根据权利要求1所述的PLL环路，还包括一个与所述锁定搜索控制逻辑电路现连的参考优先装置，允许当没有所述输入参考信号时，所述PLL环路使用一个稳定的参考。
23.根据权利要求1所述的PLL环路，还包括至少一个指示器，用于指示所述PLL环路何时没有得到信号捕捉和锁定。
24.一种在引入串行数据流中自动搜索并锁定固定频率和变频编码信号，并滤除谐波的方法，所述方法包括以下步骤提供一种宽跟踪范围锁相环路(PLL)，包括一种锁定搜索控制逻辑电路，提供了一种可编程窗口鉴频器，用于预置频率窗口的上下限，得到一个可编程范围，其中锁定信号以便从引入数据流中得到数据，和一个与所述鉴频器相连的，用于验证重新捕捉的平衡代码检波电路；为所述电路提供输入参考信号和原始控制电压；并将所述控制电压锁定至所述输入参考信号上；在完成上述锁定步骤的基础上，所述电流将所述控制电压置于所述编程范围内，以便重复地将所述电流锁定至所述输入参考信号上。
25.根据权利要求24所述的方法，还包括提供一个用于生成所述输入参考信号的参考时钟的步骤。
26.根据权利要求25所述的方法，其中，所述参考时钟从外部固定时钟和外部动态时钟中选择。
27.根据权利要求26所述的方法，其中，所述外部固定时钟是一个石英参考时钟。
28.根据权利要求26所述的方法，其中，所述外部动态时钟是一个直接数字化同步时钟。
29.根据权利要求2所述的方法，还包括提供一个用于生成作为本机时钟信号的所述控制电压的本机振荡器的步骤。
30.根据权利要求29所述的方法，其中，所述本机振荡器从电压控制振荡器、电压控制石英振荡器和电压控制多谐振荡器中选择。
31.根据权利要求29所述的方法，还包括提供一个与所述本机振荡器相连的2分分频器的步骤，用于提供一个具有50％占空比的低抖动恢复时钟。
32.根据权利要求29所述的方法，还包括提供一个输入来自所述本机振荡器和所述数据流的同步调制解码电路的步骤，用于将来自所述数据流中的重新计时的数字输入数据解码并恢复。
33.根据权利要求29所述的方法，其中，所述鉴频器包括用于建立所述本机时钟信号周围的阈值设置的一个高频阈值计数器和一个低频阈值计数器，其中高频阈值计数器和低频阈值计数器都按照一个独立的预置除数划分所述输入参考信号。
34.根据权利要求33所述的方法，其中，所述鉴频器还包括一个参考时钟频率计数器，按照预置除数划分所述本机时钟信号，用于生成一个参考时钟信号。
35.根据权利要求34所述的方法，其中，所述鉴频器包括至少一个频率相位比较器，其一路输入来自所述高频阈值计数器和低频阈值计数器之一，另一路输入来自所述参考时钟频率计数器，所述比较器建立不会引起所述参考时钟信号重新捕捉的至少一个最大频率和最小频率。
36.根据权利要求29所述的方法，还包括一个与所述参考时钟相连的频率/相位比较器的步骤，其中所述频率/相位比较器锁定所述输入参考信号，用以影响所述锁定步骤。
37.根据权利要求36所述的方法，还包括提供一个与所述锁定搜索控制逻辑电路相连的自适应相位比较器的步骤，其中当所述锁定步骤有效时，所述相位比较器确定所述输入参考信号和所述本机时钟信号之间的相位差。
38.根据权利要求37所述的方法，其中，所述相位比较器产生一个表示所述输入参考信号和所述本机时钟信号之间所述相位差的相位错误信号。
39.根据权利要求38所述的方法，还包括提供一个与所述自适应相位比较器和所述频率相位相连的微分环路滤波器的步骤，微分环路滤波器产生一个输出到所述本机振荡器的电压控制信号，其中所述控制电压信号与所述相位错误信号相对应。
40.根据权利要求39所述的方法，其中，所述微分环路滤波器将所述控制信号传输给所述本机振荡器。
41.根据权利要求39所述的方法，还包括提供一个短途传输媒介的步骤，短途传输媒介为传输者提供了一个将所述引入数据流从传输源传输到所述PLL环路中的通道。
42.根据权利要求41所述的方法，其中，所述短途传输媒介从同轴和双脚电缆和线路的短途电缆长度中选择。
43.根据权利要求41所述的方法，还包括将平衡隔离变频器与所述短途传输媒介耦合的步骤，用于将所述引入数据流从所述短途传输媒介传输到支撑所述PLL环路的印刷电路板上。
44.根据权利要求43所述的方法，还包括将自适应电缆均衡器在所述平衡隔离变频器和所述PLL环路之间耦合的步骤，用于降低所述数据流内在的抖动。
45.根据权利要求24所述的方法，还包括提供一个与所述锁定搜索控制逻辑电路相连的参考优先装置的步骤，当没有所述输入参考信号时，允许所述PLL环路应用稳定的参考。
46.根据权利要求24所述的方法，其中，如果所述锁定步骤在预置的与频率相关的输入延迟后未起作用，所述电路试图对所述引入数据流进行重新捕捉。
47.根据权利要求24所述的方法，还包括提供至少一个指示器的过程，用于指示所述PLL环路何时影响所述锁定步骤。
全文摘要
一种在恢复时钟信号中获得最小抖动的宽跟踪范围锁相环路(PLL),而不管抖动的来源是什么。该PLL具有自动谐波切断检波环路,这种自动谐波切断检波环路通过一种锁定搜索控制逻辑电路与可编程鉴频器和代码平衡检测器相连。另外,微分环路积分器与锁定搜索控制逻辑电路的结合避免了代码前同步,并保证了没有谐波锁定的信号捕捉。最好将自适应电缆均衡器和本发明中的PLL配合使用,用以恢复包含时钟和/或数据的编码传输。均衡器自动适应,用以均衡同轴或双绞电缆或线路的短途传输长度,并提供其自身的优良抖动性能。最好将均衡器与本发明中的PLL配合使用,这样就可以使用短途传输的线路而不会有很大的抖动。
文档编号H03L7/087GK1363993SQ01136299
公开日2002年8月14日 申请日期2001年10月15日 优先权日2000年10月13日
发明者托马斯·M·克纳 申请人:布鲁克哈文科学协会