具有抖动的异步相位获取单元的制作方法

专利名称：具有抖动的异步相位获取单元的制作方法
技术领域：
本发明涉及锁相环领域，尤其涉及数字锁相环。
背景技术：
在锁相环(PLL)的设计中，关键的部件是鉴相器，由于它包括 限制PLL的性能的多种因素。当时间域被量化时，数字PLL的主要 的限制变得更坏。
典型的常规模拟PLL的构造如图1所示。在该图中，鉴相器确 定了两个相位信号之间的差， 一个是反馈信号。所述鉴相器的输出反 馈到滤波段，例如，该滤波段可以仅为P型(比例)，但典型的是PI 型(比例-积分)以提供给所谓的II型PLL。滤波器供应给控制振荡 器，图1为一个压控振荡器或流控振荡器。产生的频率被分频并反馈 到相位的输入。
通常采用Black公式对这样的锁相环或PLL进行分析以便分析闭 环的带宽、过冲量、峰值等等。
模拟PLL具有许多限制，相对而言数字PLL拥有更好的性能。 这是由数字PLL的不同特性产生的。在数字PLL中，相位信号被采 样并用于控制数字控制振荡器或DCO。数字PLL具有许多优点包括:
a)简单且精确的保存。如果没有可用的参考信号，数字PLL能使 用它的当前的或历史的DCO设置以维持相同的输出频率。数字PLL
通常依靠其时钟信号的稳定性来实现于此，该信号将主要来自晶体振
荡器。模拟PLL在它们的结构中有其它很少稳定的元件来依靠。
b) 数字PLL在10MHz级中不难提供极限的带宽，但这对于模拟 PLL是很困难的。数字PLL要依靠于其时钟的稳定性。
c) 数字PLL能够处理超低的输入频率，比如lHz。模拟PLL将 在鉴相器、电荷泵等上引入许多噪声，而这些来自模拟元件的所有噪 声将被折回到小的频带中。
典型的数字PLL许多地方看起来很像模拟PLL，如图2所示。 如果我们接受数字处理能被设计以便诸如舍入和取舍点误差的这些 误差总是能被限于足够低的级别，存在下列的其余误差源
a) 系统时钟(稳定性，噪声)将是部分的剩余误差项。
b) 输入采样限制精度。
c) 输出频率合成限制精度，在作为直接输出贡献的反馈环中。 美国专利号5，602，884、 7,006,590、和5,905,388公开了各种现有
技术电路的例子。

发明内容
根据本发明，提供了一种数字锁相环，包括一个在第一输入上接 收采样的输入信号的相位获取单元； 一个在第一输入上接收相位获取 单元的输出的数字鉴相器； 一个产生数字输出信号的数字控制振荡 器；和一个在数字域中耦合数字控制振荡器的数字输出信号到数字鉴 相器的第二输入的反馈路径。
可以使用不同类型的用于单一端的获取的时钟检测类型异步 的、同步的和次-同步的(小偏移)。在本发明的一个方面中，提供了
一种采样任何输入信号的新颖的异步方法以便在时间量化中实现良 好的性能。因此，附加的优点是能够共享许多量化器之间需要的时钟， 因此当许多参考信号被采样时减少了功率。


现在，将结合所附参考的附图仅通过举例来更详细地描述本发 明，其中-
图1是现有技术的模拟PLL的方框图2是数字PLL的方框图3是具有相位获取和所有数字环的数字PLL的方框图4是具有异步检测和相位/频率控制的一个PLL的方框图5以图示的方式表示了量化级；
图6表示具有量化噪声范围的量化级；
图7表示大量校正相位线的量化级和重构；
图8表示通常的量化的输入频率；
图9以双音检测的形式表示结构的抖动；
图10以输入频率不同步的双音检测的形式表示结构的抖动；和 图ll表示伪随机抖动。
具体实施例方式
参考图2，它表示了具有鉴相器14的数字PLL，经环路滤波器 20提供控制信号到DCO 16。通过频率合成器10提供PLL的物理输 出。除法器通过除法器18把频率合成器的输出送到D-型采样触发器 12,它产生到鉴相器的数字输入。
反馈时钟实际上是DCO的输出的接近的微分(close derivative),
特别地，如果DCO被扩展以覆盖较低的频率。这种观察的含义是， 反馈信号的采样实际上没有产生附加的信息，但最多会增加噪声。换 句话说，在已经不出现在DCO输出信号的反馈信号中没有信息。这 意味着环路能被改变到单一端的(两个端口)输入部分和数字环路， 如图3所示。
从DCO至频率合成至反馈除法器的映射已经被消除而不会真正 的改变环路的特性。使用数字的环路具有许多优点，比如简单的验证、 滤波器特性的改变、通过改变数字的环路中的数学等等。同时，应该 明白的是，具有抖动的异步检测不取决于使用去除反馈除法器，但清 楚的是，通过输入信号的采样处理主要地限制了环路的实际性能，尽 管在精度上反馈信号不是真正受限制的。
驱动采样触发器12的时钟需要具有相当好的性能。采样时钟上
的任何噪声可以被认为是无噪声时钟的输入上的相同的噪声(虽然具
有相反符号)，并因此服从于数字环路的传送。如果在采样时钟上具
有很多噪声，输入上的噪声可以在这样的级别上通过该传送从输入送
到输出，而不再满足用于抖动的输出要求。在实际的执行中，这意味
着采样时钟的质量需要至少相当的良好，对于PLL的宽的带宽，贡
献用于输出抖动的大部分的全部的预算。该时钟的质量是高的并因此
在功率和区域条件是昂贵的。对于将来的性能问题，功率方面是重要
的当在芯片的单一基片上处理所有信号时，每比特的功耗将反映最
后的噪声性能。因此，很值得注意的是，尽可能具有很少的时钟信号。
在通常情况下，采样时钟的性能可以是和应该根据量化噪声被表 示。任何时钟会具有最佳的性能，这直接与绝对频率有关采样时钟 越高，采样误差越小。例如，lGHz时钟将推断lns峰-峰的量化噪声？
这是极好的精度。通过査看较长周期上的采样信号和采样时钟的关 系，精确性提高只是可能的。这是所有可能的采样方法之间的共同性。 在各种早先的实现方式中，数字锁相环的使用已经构成同步检 测，异步检测和次-同步检测。各种检测方法具有稍微不同的时钟设 置
a) 同步检测选择采样时钟来追踪输入信号，作为它的整数倍。 /f t = P乂，。剧烈的相位误差可以是o和1采样时钟周期之间 的任何数值，并由于跟踪将强制于DC。不期望由于鉴相器首先具有 作为可能的输出的0，其中输出相对于1采样时钟周期的峰-峰特性的 输出将漂移(很低的速度)。在适合的鉴相器中，这可以被改变以不 允许0位置，并使用例如-1/2和+1/2代替0和1采样时钟周期。然而 这将导致围绕着量化级的'hunting (寻找)'(极限环)特性。
b) 次-同步检测在作为同步检测的相同的频率上选择采样时钟,但 增加小的偏移，例如lkHz。这意味着输入量化噪声得到像锯齿的特 性，具有采样时钟周期的尺寸(峰-峰)和lkHz的重复率(在该例中)。 通过使用低带宽DPLL可以过滤该误差。
c) 异步检测在输入和采样时钟之间不放置特殊的关系。通常情况 中，这是最简单实现的。确实在时间域和频谱中生成输入量化误差的 不确定性并因此不可能可靠的过滤。
同步检测电路的主要优点是相对容易的控制性能，但在采样的信 号和采样时钟之间的固定关系的成本上。这就给出了一种影响，其中 采样时钟对于一个输入操作很精确，它对于下一个信号可以是特别的 不精确。这意味着具有所有需要精确采样的多个数字输入的电路需要 用于每个输入信号的单独的采样时钟。这是一种昂贵的操作采样时 钟始终需要具有良好的质量，但现在具有多个。因此功率上升，整个
系统的性能或许会下降。
异步检测的主要优点是，通常在某种意义上，对于所有输入来说， 检测等同的'不良'，并且在多个输入信号上不受到共享相同的时钟。 这就减少了比产生的一个采样时钟所具有更多的额外的功率需求，并 因此对于涉及的其他方面的性能是很至关紧要的。然而，异步检测具 有缺点，极好的精度始终受限于采样时钟的单一的周期，对于规定有
关较长期间量化噪声则不是简单的。在lGHz的很高的检测速度上， 这将意味着lns峰-峰的不精确性，不少的应用都不是很好。
在同步检测系统中，相对直接的提高量化噪声到可接受的水平， 但接着额外功率的损失和区域采样数以及整体性能变坏。而且，使用 同步检测是一种反馈的形式，这进一步影响了事物的复杂性。很吸引 的是能够使用具有相当好性能的异步相位获取块，因此能够避免物理 反馈信号(昂贵和复杂)，它采样时钟或实时的反馈，同时给出做够 好的性能。这通过扩展在采样时钟上的控制装置的图3实施例来达 到。这看起来像图4的实施例。在图4中，通过频率合成器44来产 生采样时钟，从DCO 42接收由相位/频率控制器40依次控制的输入。
给出的控制处于采样时钟的频率和相位域中。实际的实施仅使用 两个控制侧的一个，只要相位是频率的整数。
采样时钟上给出的控制的类型可以采取许多形式。为了阐明不同 的类型，我们引入了图形方式以便在图中显示量化噪声。在图5中， 垂直轴引入量化等级，尽管它们实际也处于时间域中。在图中用圆点 表示输入信号的边缘。该特殊的采样图显示了DC量化误差(这是特 殊情形)。当然在各个输入边缘之间具有大量的实时的采样时钟周期， 但那些数被看成被公式取出的公因数，由于那个数不具有负担量化误 差中的信息。
在图6中，对于输入信号的每个边缘，可能的校正边缘时刻的范 围被增加成小的垂直线。
在图7中，画出了许多可能的直线，所有的符合量化之后的检测 的边缘。
量化误差现在总是能被定义成+-1/2采样周期或量化等级。更甚 者，在两个参考边缘之间，量化等级的最大改变总是能被画在+-1/2 量化等级的范围内。在这些之后，例如，如果从边缘至边缘是0.6量 化等级，将被重画成-0.4量化等级，在输入边缘之间的采样时钟周期 的公共数上具有增量l。
如果观察输入和采样时钟之间的相互关系则能帮助我们明白采 样时钟采样输入，但实际上输入也'采样'采样时钟许多采样时钟 中只有一个被'精选'来给出信息。这再次能相关于+-0.5采样时钟 周期之间的量化误差。
在图5中不将看到多数的采样情况，而实际上更多的在图8中， 在输入频率和采样频率之间具有小部分的偏差。该图更清楚地显示了 量化误差的影响其中量化等级被输入信号截断的地方给出了额外的 信息，但其中那个信息的频率依靠小的(先前未知的)频率偏移。
现在我们必须建立适当的方式来达到较小的量化噪声，即，建立 比图7草图更精确的实际的相位线。用正常的AD变换具有许多共性， 并且我们的下述方式得到良好的结果结构抖动和伪随机或噪声抖 动。
两种方法针对橫越量化线的输入相位线上，得到我们寻找的相位 信息。
得到这些横越点的第一种方式是改变量化线，从直的水平线成为 倾斜线，因此解决了对于DC量化误差的主要问题。这被显示在图9
中。图9中检测的频率现在与采样时钟同步，并且重要的是，还明白
了如果频率不是很靠近有关的时钟什么会发生，如图IO所示的情形。 在图10中，抖动产生更多的点，其中量化线被横越，并且实际 上能理解被画出的线具有采样时钟周期的仅仅25%的相位误差最大 值，于是提高了因数4。不能保证两个音调产生额外信息，解释了8 输入边缘不产生因数8的提高，而是一半的值。抖动形式是三角形的 相位偏移，这与依次使用两个检测频率是相同的(因此二-音调检测)。 现在，校正相位的实际的恢复是可能的，如图所示，并且相位线 的实际的恢复是正确的，但用该方法不必是一种坚固的操作。坚固性 通常需要较少的输入频率和采样时钟之间的相干性，可以通过增加多 于一个抖动信号来帮助，于是几个音调的叠加。例如，使用混合的高 频和低频三角，或具有小频率差(产生一个跳动)等等的两个三角形。 在使用许多频率的限制中，这将等同于噪声信号，这是第二类型的抖 动,-噪声或伪随机噪声。重要的优点是，坚固性不再是问题简单的 求平均是手段。
伪随机抖动具有几个主要优点-
a) 抖动上的控制意味着'噪声'不需要进入环路这是熟知的 和控制的数量以便没有伪随机噪声的馈通，如果不需要的话。
b) 相位线获取的改进可以使用简单的平均装置来达到，是一种实 现起来简单的功能，以硬件形式正如像软件一样。
c) 比起稳定的时钟信号，伪随机抖动的信号将引入很少的问题， 利用综合解决方式的相位牵引。
伪随机抖动的性能改进的最大限制是，它仅使用了平方根，非线 性的。但对于数字PLL的实用来说，这是足够的。
权利要求
1、一种数字锁相环，包括一个在第一输入上接收采样的输入信号的相位获取单元；一个在第一输入上接收相位获取单元的输出的数字鉴相器；一个产生数字输出信号的数字控制振荡器；和一个在数字域中耦合数字控制振荡器的数字输出信号到数字鉴相器的第二输入的反馈路径。
2、 权利要求1所述的数字锁相环，进一步包括频率合成器，用 于从数字控制振荡器的输出中产生物理频率信号。
3、 权利要求1所述的数字锁相环，进一步包括耦合到相位获取 单元的一个输入的采样单元。
4、 权利要求3所述的数字锁相环，其中，采样单元通过异步时钟信号时钟定时。
5、 权利要求4所述的数字锁相环，进一步包括连接到用于产生 所述时钟信号的第二频率合成器的第二数字控制振荡器。
6、 权利要求5所述的数字锁相环，进一步包括相位/频率控制器， 用于控制所述第二数字控制振荡器。
7、 权利要求6所述的数字锁相环，其中，所述相位/频率控制器抖动时钟信号。
8、 一种数字锁相环，包括一个用于采样输入信号的异步采样单元， 一个用于接收采样输入信号的相位获取单元； 一个用于产生数字输出的数字控制振荡器；和 一个用于数字控制振荡器的控制环。
9、 如权利要求8所述的数字锁相环，其中，抖动的时钟信号应 用于异步采样单元。
10、 如权利要求9所述的数字锁相环，进一步包括反馈路径，该 路径在数字域中耦合数字控制振荡器的数字输出到相位获取单元的 第二输入。
全文摘要
本发明提供了一种数字锁相环，所述数字锁相环包括用于接收采样输入信号并应用它的输出到数字鉴相器的第一输入的相位获取单元，用于产生数字输出的数字控制振荡器，和在数字域中耦合数字控制振荡器的数字输出到相位获取单元的第二输入的反馈路径，输入信号可以被异步采样。
文档编号H03L7/08GK101183870SQ200710187298
公开日2008年5月21日 申请日期2007年11月19日 优先权日2006年11月17日
发明者保卢斯·亨德里克斯·洛德韦克·玛丽亚·施拉姆, 罗伯塔斯·劳伦丘斯·范德瓦尔克, 道格拉斯·罗伯特·施蒂希 申请人:卓联半导体有限公司