专利名称：一种fpga内部延时锁相环失锁保护装置的制作方法
技术领域：
本发明涉及现场可编程门阵列Field Programmable Gates Array (简称 FPGA)设计，具体涉及一种FPGA内部延时锁相环失锁保护装置。
背景技术：
现场可编程门阵列FPGA是由用户编程来实现所需逻辑功能的数字集 成电路，它不仅具有设计灵活、性能高、速度快等优势，而且开发周期短、 成本低廉，因此在数字信号处理领域得到广泛的应用。但是随着数字系统工 作频率的不断提高，以及大吞吐量的数据处理，要求数字系统在获得高的工 作频率下，具有高的可靠性和稳定性。然而时钟系统将直接影响整个系统的 可靠性和稳定性，所以用FPGA设计出高性能的时钟系统成为数字系统设计 的重要课题。
为了获得高速稳定的时钟系统，可以利用FPGA内部丰富的延时锁相环 DLL和锁相环PLL资源。使用DLL可以对系统输入时钟进行整形、分频、 倍频、移动相位等，还可以和输入时钟保持恒定的相位关系，并且对电源噪 声不敏感。因此，只要FPGA内部的DLL能够可靠稳定工作，就能获得高 性能的时钟系统。
如图l所示，现有的方法对输入时钟是这样处理的首先将系统输入时 钟通过FPGA管脚送到全局输入时钟资源11,然后输出到DLL的CLKIN 端，在DLL内部经过处理，输出整形、分频、倍频、移相时钟，再将CLKO 经过全局内部时钟资源13反馈到DLL的CLKFB端，在DLL内部进行锁相 处理，最终使得DLL输出的时钟相位和系统输入时钟相位关系保持恒定。 还要将FPGA的复位信号通过全局输入资源12连接到DLL的复位端RST 端。输出的整形、分频、倍频、移相时钟再经过内部全局时钟资源13送到 FPGA内部触发器14的时钟端，或者从FPGA管脚输出，提供给其他器件
3使用。
现有的方法，有以下两个问题没有得到解决第一，如果系统输入时钟 受瞬时外界影响，存在较大抖动和偏斜时，就会引起DLL失锁，并且这种 失锁是不可自动恢复的，那么整个DLL输出时钟将会错乱，导致数字系统 无法正常工作。第二，虽然在DLL失锁状态下，手工对FPGA进行复位操 作，可以让DLL重新正常工作，进入锁定状态，但是对FPGA进行手工复 位时，将会复位整个FPGA内部模块，引起正常工作模块也跟着复位。
发明内容
本发明需要解决的技术问题是如何提供一种FPGA内部延时锁相环 DLL失锁保护装置，在DLL失锁能够自动检测进行保护复位，进一步避免 整个FPGA内部模块全部跟着DLL复位。
本发明的上述技术问题这样解决，提供一种FPGA内部延时锁相环DLL 失锁保护装置，包括依次串接在延时锁相环锁定指示端LOCKED和复位端 RST之间的失锁检测模块和用于产生脉宽大于n个系统输入时钟周期的延 时锁相环复位信号的复位控制模块，所述复位控制模块还连接接入FPGA复 位信号的全局输入资源，其中n为大小由FPGA器件决定的正整数。
按照本发明提供的保护装置，该保护装置还包括与所述失锁检测模块连 接的保护时钟，该保护时钟可以是两种形式
(一)外部保护时钟，即位于FPGA外部的保护时钟；
(r)内部保护时钟产生模块，即位于FPGA内部保护时钟产生模块。
按照本发明提供的保护装置，所述保护时钟工作稳定、并和系统输入时 钟不同源(比如系统输入时钟和保护时钟是不同的外部时钟)，这样，保 护时钟工作和系统输入时钟同时发生错误的概率极低。
按照本发明提供的保护装置，所述复位端RST是高电平'T，有效，所 述复位控制模块是逻辑或(即逻辑或门电路)。
按照本发明提供的保护装置，所述复位端RST是低电平"0"有效，所 述复位控制模块是逻辑与(即逻辑与门电路)。本发明提供的一种FPGA内部延时锁相环失锁保护装置，在输入系统时 钟受外界影响导致FPGA内部DLL失锁的情况下，利用失锁检测和DLL复 位控制进行自动复位，不需要手动复位，使DLL自动从失锁状态恢复并进 一步避免了整个FPGA器件全体复位，与现有技术相比，解决了外界环境引 起的DLL异常失锁现象，提高了 FPGA内部DLL工作可靠性。
图1是现有FPGA内部DLL处理时钟电路原理示意图2是本发明改进后的FPGA内部DLL处理时钟电路原理示意图。
具体实施例方式
下面结合附图和优选实施例进一 步对本发明进行详细说明 首先，说明本发明实施例电路
如图2所示，本发明装置就是在图1所示现有电路的基础之上，引入一 个保护时钟，在FPGA内部增加一个连接DLL锁定指示端LOCKED的失锁 检测模块21,同时再增加一个连接在该失锁检测模块21和DLL复位端RST 之间的逻辑或22门电路，该逻辑或22还输入连接接入FPGA复位信号的全 局输入资源12。
第二步，说明本发明核心算法
通过监控FPGA内部DLL的LOCKED端锁定指示状态，如果LOCKED 端为低电平，产生一个高电平的脉冲信号，其脉宽大于n (n为正整数，大 小由FPGA器件决定)个输入系统时钟周期，再和FPGA复位信号逻辑或后 送给DLL的RST端，具体措施包括
1、 引入一个保护时钟，连到FPGA内部失锁检测模块21,如图2所示。 要求这个时钟和系统输入时钟是非同源的，并且工作稳定，在DLL失锁状 态下，保护时钟将用来产生DLL复位信号；
2、 FPGA内部失锁检测模块21监控DLL输出的LOCKED端状态，一 旦DLL失锁，LOCKED端的指示为低电平，失锁检测模块21检测到LOCKED端为低电平后，用保护时钟计数，产生一个高电平的脉冲信号， 其脉宽大于n ( n为正整数，大小由FPGA器件决定)个输入系统时钟周期;
3、将上一步产生的高电平脉冲信号和FPGA复位信号逻辑或后，送到 DLL的复位端RST。这样做， 一方面可以保证在初始化状态下，FPGA复位 信号能够复位到DLL,又能保证DLL在正常工作状态下， 一旦失锁，又能 自动可靠地复位DLL。
最后，结合具体电路和本发明核心算法详细说明具体实施例的工作原
理
系统输入时钟经过全局输入时钟资源11，可以附加较小(ps级)的延 迟和偏斜，^f吏到达CLKIN端的时钟相位基本和系统输入时钟保持一致， CLK0是与CLKIN同相位的DLL输出时钟，经过全局内部时钟资源13，也 可以附加4交小(ps级)的延迟和偏斜，到达DLL的CLKFB端后，和CLKIN 端的时钟在DLL内估文锁相处理，最终^使两者相位相同。在FPGA系统初始 化的时候，FPGA复位信号对DLL进行了一次复位，DLL正常工作后， LOCKED端锁定指示为高电平， 一旦外界环境引起系统输入时钟瞬时畸变， 导致DLL失锁，这时LOCKED端锁定指示为低电平，失锁检测模块21检 测到后，产生一个高电平的脉沖信号，其脉宽大于n (n为正整数，大小由 FPGA器件决定)个输入系统时钟周期，由于此时FPGA复位信号无效，相 当于就将此高电平的脉沖信号加到了 DLL的RST端，DLL被复位，直到重 新锁定。而此高电平的脉冲信号只加到了 DLL的RST端，对FPGA内部其 他模块没有影响。这样DLL输出的所有时钟经过全局内部时钟资源13后， 再到内部触发器14的时钟端，相位将和系统输入时钟保持一致，极大地提 高了 FPGA系统工作的稳定性和可靠性。
权利要求
1、一种FPGA内部延时锁相环失锁保护装置，其特征在于，包括依次串接在延时锁相环锁定指示端和复位端之间的失锁检测模块(21)和用于产生脉宽大于n个系统输入时钟周期的延时锁相环复位信号的复位控制模块，所述复位控制模块还连接接入FPGA复位信号的全局输入资源(12)，其中n为大小由FPGA器件决定的正整数。
2、 根据权利要求1所述保护装置，其特征在于，该保护装置还包括 与所述失锁检测模块(21)连接的外部保护时钟。
3、 根据权利要求1所述保护装置，其特征在于，该保护装置还包括 与所述失锁检测模块(21)连接的内部保护时钟产生模块。
4、 根据权利要求2或3所述保护装置，其特征在于，所述保护时钟 和系统输入时钟不同源。
5、 根据权利要求1所述保护装置，其特征在于，所述复位端是高电 平"1"有效，所述复位控制模块是逻辑或(22)。
6、 根据权利要求1所述保护装置，其特征在于，所述复位端是低电 平"0"有效，所述复位控制模块是逻辑与。
全文摘要
本发明涉及一种FPGA内部延时锁相环DLL失锁保护装置，其特征在于，包括依次串接在DLL锁定指示端LOCKED和复位端RST之间的失锁检测模块(21)和用于产生脉宽大于n个系统输入时钟周期的DLL复位信号的复位控制模块，所述复位控制模块还连接接入FPGA复位信号的全局输入资源(12)，其中n为大小由FPGA器件决定的正整数。这种保护装置能够在FPGA内部DLL失锁的情况下自动复位DLL，使其恢复正常工作并不影响其它正常工作模块。
文档编号H03L7/08GK101442308SQ200710187360
公开日2009年5月27日 申请日期2007年11月20日 优先权日2007年11月20日
发明者刘延河 申请人:中兴通讯股份有限公司