专利名称：容错反向器电路的制作方法
技术领域：
本发明涉及电路设计，特别是一种可提供容错能力的反向器电路的设计方法，即容错反向器电路。
图1c为半导体制程中的反向器线路布局图(layout)，而图1d则为图1c中切线L至L’的断面图，由于半导体制程技术的精进以及对芯片尺寸的要求，因此于集成电路上可容纳的组件数量也日益增加，然而这也意味着集成电路上线路布局的密度也随的增高，其中输入接点100经由第一接触栓102(contact plug)连接至第一讯号布线104，而在同一布局层(layer)上的第二讯号布线106则是用以连接P型晶体管112的源/汲极布值区112A及N型晶体管114的源/汲极布值区114A，并由第二接触栓108将讯号导至输出接点110。由图1c及图1d可知于现有的反向器线路布局中，第一讯号布线104及第二讯号布线106是位于同一线路布局层上，而位于第一讯号布线104及第二讯号布线106中的间距S是导线中最接近的地方，因此为反向器组件于制程中最容易产生短路的区域，一旦发生短路或是断路都将使整个组件的动作失常。
因此，芯片中有任何一个反向器组件的线路或晶体管于晶圆厂的制造过程中产生问题而导致断线或是短路，整个反向器就无法正常运作，进而影响整个芯片的功能。这样的缺点，小则影响产品出货前的测试良率，大则影响产品出货后整个系统的可靠度及稳定性，也就是说这样的电路设计对任何在晶圆厂制造过程中所产生的瑕疵都很容易造成测试过程中讯号的错误，甚至使整个芯片或是系统发生严重的失误。
本发明的主要目的为提出一种具有容错能力的反向器电路。
本发明的另一目的为提高包含本发明容错反向器电路芯片的测试良率。
本发明的另一目的为提高包含本发明容错反向器电路系统的可靠度。
根据以上所述的目的，本发明提供一种容错反向器电路，其包含一讯号输入端点，用以接受一讯号的输入；一第一反向器，具有一输入端与输出端，且由输入端所输入的讯号可由输出端得到一反向讯号，其中第一反向器的输入端连接至讯号输入端点；一第二反向器，具有一输入端与输出端，且由输入端所输入的讯号可由输出端得到一反向讯号，其中第二反向器的输入端连接至第一反向器的输出端；一第三反向器，具有一输入端与输出端，且由输入端所输入的讯号可由输出端得到一反向讯号，其中第三反向器的输入端连接至第二反向器的输出端；一讯号输出端点，用以连接第三反向器的输出端；一第一导线，其两端分别连接讯号输入端点及第三反向器的输入端；及一第二导线，其两端分别连接第一反向器的输出端及讯号输出端点。
因此本发明的容错反向器于任何一条线路或是任何一个晶体管发生断路时具有容错力，并且于任何单一晶体管发生短路时仍具有50％的容错力，并且本发明亦揭露利用增加特定的布局区域的线路间隔，用以避免短路现象的产生。
图中符号说明100输入接点102第一接触栓104第一讯号布线106第二讯号布线108第二接触栓100输入接点110输出接点112P型晶体管112A源汲极布植区
114N型晶体管114A源汲极布植区200输入端点202输出端点204第一反向器206第二反向器208第三反向器210第一导线212第二导线300第一P型晶体管302第一N型晶体管304第二P型晶体管306第二N型晶体管308第三P型晶体管310第三N型晶体管400接触端点402接触栓404闸极讯号导出布线406闸极布线408P型晶体管区408A源汲极布值区410N型晶体管区410A源汲极布值区412源/汲极讯号布线500第一导线502第二导线本发明的一较佳实施例会详细描述如下。然而，除了详细描述外，本发明还可以广泛地施行在其它的实施例中，且本发明的保护范围不受限定，其以权利要求书的范围为准。
图2为本发明的一较佳实施例，其显示一容错反向器方块设计图，其中输入端点200用以接收一数字信号，而输出端点202则用以输出一经反向的数字信号，此容错反向器方块设计图由连接三个反向器而成。输入端点200连接第一反向器204的输入端，而第一反向器204的输出端则连接至第二反向器206的输入端，接下来第二反向器206的输出端再连接至第三反向器208的输入端，输出端点202则连接第三反向器208的输出端，另外，第一导线210用以连接输入端点200的信号至第三反向器208的输入端，且第二导线212用以连接第一反向器204的输出端信号至输出端点202。
因此上述的容错反向器于一般正常时的逻辑运算，当a＝1时，其它节点的逻辑信号分别为b＝0、c＝1、d＝0，反的，当a＝0时，则逻辑信号分别转为b＝1、c＝0、d＝1，其中的a点即为输入端而d点为输出端，因此于一般正常情况下本发明的容错反向器其作用与一般反向器相同。但是本发明的容错反向器电路可容许任何一条线路或是一个晶体管因为于制程中及使用过程中产生断路，而不影响输出信号的正确性，因此利用导线将正确讯号越过故障的反向器至下一个正常的反向器以达到容错的目的，以提升本发明的容错反向器的可靠度。
图3为等效于图2的一容错反向器电路图，且其中第一P型晶体管300与第一N型晶体管302构成等效于图2中的第一反向器204，其中第一P型晶体管300的闸极与第一N型晶体管302的闸极连接至讯号输入端点，且第一P型晶体管300的汲极与第一N型晶体管302的汲极连接形成第一反向器204的输出端；第二P型晶体管304与第一N型晶体管306则构成第二反向器206，其中第二P型晶体管304的闸极与第二N型晶体管306的闸极连接至第一反向器204的输出端，且第二P型晶体管304的汲极与第二N型晶体管306的汲极连接形成第二反向器206的一输出端；第三P型晶体管308与第三N型晶体管310构成第三反向器208，其中第三P型晶体管308的闸极与第三N型晶体管310的闸极连接至第二反向器206的输出端，且第三P型晶体管308的汲极与第三N型晶体管310的汲极连接形成第三反向器208的一输出端；当图3中的任何一条导线或是任何一个晶体管发生断路(open)时，本发明的容错反向器于各节点与逻辑运算输出的结果如下所示当第一N型晶体管302发生断路时于a＝1时，b＝error，c＝1，d＝0，得到正确输出；于a＝0时，b＝1，c＝0，d＝1，得到正确输出。
当第二N型晶体管306发生断路时于a＝1时，b＝0，c＝error，d＝0，得到正确输出；于a＝0时，b＝1，c＝0，d＝1，得到正确输出。
当第三N型晶体管310发生断路时于a＝1时，b＝0，c＝1，d＝0，得到正确输出；于a＝0时，b＝1，c＝0，d＝1，得到正确输出。
当第一P型晶体管300发生断路时于a＝1时，b＝0，c＝1，d＝0，得到正确输出；于a＝0时，b＝error，c＝1，d＝0，得到正确输出。
当第二P型晶体管304发生断路时于a＝1时，b＝0，c＝error，d＝0，得到正确输出；于a＝0时，b＝1，c＝0，d＝1，得到正确输出。
当第三P型晶体管306发生断路时于a＝1时，b＝0，c＝1，d＝0，得到正确输出；
于a＝0时，b＝1，c＝0，d＝1，得到正确输出。
当上导线或是下导线发生断路时于a＝1时，b＝0，c＝1，d＝0，得到正确输出；于a＝0时，b＝1，c＝0，d＝1，得到正确输出。
因此由以上的列举情况可知，本发明的容错反向器于任何一条线路或是任何一个晶体管发生断路(open)时仍能100％维持正确的输出结果。然而图3中如有任何一个晶体管为短路(short)时，则容错反向器于各节点与其逻辑运算输出的结果为如下所示当第一N型晶体管302发生短路时于a＝1时，b＝0，c＝1，d＝0，得到正确输出；于a＝0时，d＝error，无法正确输出。
当第二N型晶体管306发生短路时于a＝1时，d＝error，无法正确输出；于a＝0时，b＝1，c＝0，d＝1，得到正确输出。
当第三N型晶体管310发生短路时于a＝1时，b＝0，c＝1，d＝0，得到正确输出；于a＝0时，d＝error，无法正确输出。
当第一P型晶体管300发生短路时于a＝1时，d＝error，无法正确输出；于a＝0时，b＝1，c＝0，d＝1，得到正确输出。
当第二P型晶体管304发生短路时于a＝1时，b＝0，c＝1，d＝0，得到正确输出；于a＝0时，d＝error，无法正确输出。
当第三P型晶体管306发生短路时于a＝1时，d＝error，无法正确输出；于a＝0时，b＝1，c＝0，d＝1，得到正确输出。
因此可知当任何一个晶体管发生短路时，本发明的容错反向器仍具有50％的容错能力，然而，晶体管的短路现象大多是由于反向器于半导体制程中因为线路布局积集度过高而容易产生短路现象，如同于图4a为图3容错反向器的一较佳制程线路布局图，且图4b则为图4a中切线L至L’的部分断面图，其中接触端点400经由第一接触栓(contactplug)402连接至闸极讯号导出布线404，而闸极讯号导出布线404则是用以连接闸极布线406。并且P型晶体管区408及N型晶体管区410分别利用接触栓将P型晶体管区408的源/汲极布值区408A及N型晶体管区410的的源/汲极布值区410A导至源/汲极讯号布线412，使得用以输出汲极讯号的源/汲极讯号布线412与闸极讯号导出布线404于不同的布局层上。因此闸极讯号导出布线404及源/汲极讯号布线412可具有较大的间隔S2，因而减少了短路发生的可能性，如此一来本发明的容错反向器可将短路所造成输出错误而无法容错更正的剩下50％错误机率大大的减少。
图5为本发明的另一较佳实施例，其中多个串联的反向器组形成一容错反向器，且所述反向器组额外具有可越过(bypass)偶数个串联反向器的路径，如图5中所示的第一导线500越过四个反向器组而连接至输出端，而第二导线502亦越过四个反向器组而连接至反向器512的输入端，此另一较佳实施例仍然可在任何一条线路或是任何一个晶体管发生断路时仍能维持正确的输出结果。
同时有两个晶体管或是导线发生问题的概率是非常小的，因此本发明的容错反向器于任何一条线路或是任何一个晶体管发生断路(open)时具有100％的容错力，并且于任何单一晶体管发生短路(short)时具有50％的容错力，并且本发明亦揭露利用增加特定的布局区域的线路间隔，更进一步可避免短路现象的产生，使得本发明的容错反向器对于短路现象具有绝佳的容错能力。
以上所述仅为本发明的较佳实施例，并非用以限定本发明的保护范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求书的范围内。
权利要求
1.一种容错反向器，其特征在于，包含一第一反向器，该第一反向器具有一输入端与输出端，该输入端用以接受一输入讯号，且由该输入端所输入的讯号可由该输出端得到一反向讯号，其中该第一反向器的输入端连接该讯号输入端点；一第二反向器，该第二反向器具有一输入端与输出端，且由该输入端所输入的讯号可由该输出端得到一反向讯号，其中该第二反向器的输入端连接该第一反向器的输出端；一第三反向器，该第三反向器具有一输入端与输出端，该输出端用以输出一输出讯号，且由该输入端所输入的讯号可由该输出端得到一反向讯号，其中该第三反向器的输入端连接该第二反向器的输出端；其中，上述第一反向器的输入端连接于该第三反向器的输入端，且上述第一反向器的输出端连接于该第三反向器的输出端。
2.如权利要求1所述的容错反向器，其特征在于，上述的第一反向器、第二反向器及第三反向器中用以导出一闸极讯号的一闸极讯号导出布线与用以导出一汲极讯号的一源/汲极讯号布线位于不同的线路布局层上。
3.一种容错反向器电路，其特征在于，包含一第一反向器组件，其中该第一反向器组件的输入端用以接受一输入讯号，并且该第一反向器组件中用以从闸极布线导出一闸极讯号的一闸极讯号导出布线与用以导出一汲极讯号的一源/汲极讯号布线位于不同的线路布局层上；一第二反向器组件，其中该第二反向器组件的输入端连接该第一反向器组件的输出端，并且该第二反向器组件中用以从闸极布线导出一闸极讯号的一闸极讯号导出布线与用以导出一汲极讯号的一源/汲极讯号布线位于不同的线路布局层上；一第三反向器组件，其中该第三反向器组件的输入端连接该第二反向器组件的输出端，该第三反向器组件的输出端则用以输出一输出讯号，并且该第三反向器组件中用以从闸极布线导出一闸极讯号的一闸极讯号导出布线与用以导出一汲极讯号的一源/汲极讯号布线位于不同的线路布局层上；其中，上述第一反向器的输入端连接于该第三反向器的输入端，且上述第一反向器的输出端连接于该第三反向器的输出端。
4.如权利要求3所述的容错反向器电路，其特征在于，上述的该闸极布线位于接近Vss端的源/汲极讯号布值区域的上一层电路布局上，以及位于闸极讯号导出布线的下一层和源/汲极讯号布线的下二层电路布局上。
5.如权利要求3所述的容错反向器电路，其特征在于，上述的该闸极讯号布线位于接近VDD端的源/汲极讯号布值区域的上一层电路布局上，以及位于闸极讯号导出布线的下一层和源/汲极讯号布线的下二层的电路布局上。
6.一种容错反向器，其特征在于，包含多个串联的反向器组，所述反向器组额外具有越过(bypass)偶数个串联反向器的路径。
7.如权利要求6所述的容错反向器，其特征在于，上述的反向器中用以导出一闸极讯号的一闸极讯号导出布线与用以导出一汲极讯号的一源/汲极讯号布线位于不同的线路布局层上。
8.如权利要求6所述的容错反向器，其特征在于，上述的反向组额外具有越过(bypass)二个串联反向器的路径。
全文摘要
本发明涉及一种容错反向器电路，其包含讯号输入端点，用以接受讯号的输入；第一反向器，其输入端连接至讯号输入端点；第二反向器，其输入端连接至第一反向器的输出端；第三反向器，其输入端连接至第二反向器的输出端；讯号输出端点，用以连接第三反向器的输出端；第一导线，其两端分别连接讯号输入端点及第三反向器的输入端；及第二导线，其两端分别连接第一反向器的输出端及讯号输出端点，因此本发明的容错反向器在任何一条线路或是任何一个晶体管发生断路时具有容错力。
文档编号H03K19/0175GK1391349SQ0214094
公开日2003年1月15日 申请日期2002年7月10日 优先权日2002年7月10日
发明者李守勤 申请人:威盛电子股份有限公司