集成电路时钟管理技术的制作方法

专利名称：集成电路时钟管理技术的制作方法
技术领域：
本发明大致系针对时钟管理，且具体而言，系针对集成电路时钟管理技术。
背景技术：
传统上，计算机系统的电源管理藉由调整系统时钟频率(以及频繁地调整系统时 钟的关联电压)而于给定的效能位准上得到最佳(或接近最佳)省电状态来实施。一般而 言，该系统时钟频率藉由改变提供给该系统时钟之锁相环(phase locked loop, PLL)的频 率来调整。不幸地，当锁相环的频率被调整时，于该锁相环再锁定(re-lock)以使该系统可 恢复正常运作前可能会有数百微秒(microsecond)的潜伏(latency)。于利用复数个锁相 环的处理器系统中，每一个锁相环提供给不同的子系统各别的时钟信号，该系统的潜伏会 假设为具有最大再锁定潜伏的该锁相环的潜伏。此外，于利用复数个锁相环的系统中，同步 化由该锁相环提供之各别时钟信号可需要相对较复杂的解决方案。传统上，计算机系统的电源管理已藉由数种不同的技术来改善。举例而言，早 期的计算机系统已实行先进电源管理(advanced powermanagement ；APM)适用设计，该 设计系通过基本输入输出系统(basicinput output system ;BI0S)而采用操作系统 (operating system ；OS)控制电源管理。如今，大部分的计算机系统采用先进组构与电源接 口(advancedconfiguration and power interface ；ACPI)适用设计以增益电源管理。该 ACPI规格提供操作系统通过BIOS控制系统电源管理，该规格提供该操作系统直接控制低 阶硬件零件的方法，使得该操作系统几乎能完全控制电源节省。一般来说，该ACPI规格促 使先前仅见于携带型计算机之电源管理功能引进至桌上型计算机及服务器。举例而言，计 算机系统可被置于极低电力状态且该状态能藉由普通的中断指令(interrupt)而可快速 地唤醒该计算机。该ACPI 规格定义了 7 个状态(G0、G1-S1、G1-S2、G1-S3、G1-S4、G2 与 G3)用于 ACPI 适用(ACPI-compliant)计算机系统。该GO状态为该计算机系统的正常工作状态。于该GO 状态中，中央处理单元(centralprocessing unit ；CPU)可执行指令或重复地进出低电源状态，例如CO-Cn与D0-D3。举例而言，膝上型计算机系统使用电池电源时会惯例地关闭目 前未使用的装置。该Gl状态再区分为四个睡眠状态Sl到S4。于Sl模式中，将系统从状态 Gl带入GO状态所需的时间最短，其为最耗电源的睡眠模式。该G2状态与G3状态(机械关 闭)几乎相同，但于G2状态中，某些组件仍保有电源使得该计算机能对应来自键盘、局域网 络(local area network ;LAN)装置或通用串行总线(universal serial bus ;USB)装置等 的输入而苏醒。该G2状态一般对应用户发出的关闭命令而藉由操作系统来启动。该装置 状态D0-D3与装置有关。于该DO状态，该装置处于全启动(fully-on)操作状态。该Dl与 D2状态为中等电源状态，该状态的定义根据装置而有所不同。于该D3状态，该装置的电源 关闭且不作反应。该ACPI规格定义4个中央处理单元(CPU)电源状态，即CO至C3。该CO状态为中 央处理单元操作状态。该Cl状态为该中央处理单元不执行指令，但能瞬间返回执行状态。 该C2状态为该中央处理单元维持所有软件显现状态，但会花费较长时间来唤醒。于该C3 状态，该中央处理单元不需要保持其快取同调(cache coherent)，但要保持中央处理单元 的状态。该ACPI规格定义16个装置或中央处理单元(分别地操作于DO或CO)可进入之 效能(P)状态。虽然该P状态与实施任务有关，PO却永远代表最高的效能状态，而Pl至Pn 依序代表较低的效能状态直到η达到实施任务所特定的η限制，该η值会小于或等于16。参考图1，显示一种习知锁相环(PLL) 100于频率提供应用装置适当的输出时钟信 号，该频率反应于参考时钟信号与一个或多个关联的除法器(divider)数值。提供该参考 时钟信号至该锁相环100的输入除法器102的输入端。输入除法器102的除法器数值藉由 储存于输入除法器缓存器104的数值来支配。该输入除法器102的输出端耦接于相位侦测 器106的第一输入端，其中该侦测器的输出端耦接于回路滤波器108的输入端。该回路滤 波器108的输出端耦接于充电帮浦(charg印ump)110的输入端，其中该帮浦的输出端耦接 于电压控制振荡器(voltage controlled oscillator ;VC0) 112的输入端。该电压控制振 荡器112的输出端耦接于回授除法器(feedback divider) 114的输入端，其中该回授除法 器114的输出端耦接于该相位侦测器106的第二输入端。该回授除法器114的除法器数值 藉由储存于回授除法器缓存器116的数值所支配。参考图2，显示一种习知处理器系统200，包括可以用与图1的锁相环100相同方 法来设定之单一锁相环202。该锁相环202耦接于电源管理状态控制器204，该控制器用以 将数值写入该锁相环202之一个或多个缓存器(例如输入与回授除法器缓存器)以使该锁 相环202于一需求的频率提供中央处理单元时钟信号给中央处理单元206以搭配给定之电 源状态。参考图3，显示一种习知的处理器系统300，利用多重锁相环。主要的锁相环302 接收参考时钟信号且分别地提供输出时钟信号(具有需求的频率)给锁相环304与锁相环 306的输入端。该锁相环304提供中央处理单元时钟信号给中央处理单元310而该锁相环 306提供时钟信号至电路312，该电路可为中央处理单元或需要时钟信号之其它电路。该锁 相环304与306可于相同或不同频率提供时钟信号。该锁相环302、304与306耦接至电源 管理状态控制器308，该控制器用以将数值写入该锁相环302至306之缓存器(例如输入与 回授除法器缓存器)以使该锁相环304与306于对应需求电源状态之一个或多个需求频率 提供时钟信号。应该察觉到当由该锁相环302至306所提供之时钟信号的频率于同一时间改变时，与频率改变相关联的潜伏对应于该锁相环302至306中最慢一个的再锁定时间。当前需要的时钟管理技术大致上要能缩短关联于时钟信号的频率调整的潜伏。

发明内容
为解决习知技术的缺失，本发明提供一种时钟产生器，包括第一电路，具有第一 时钟输入端用以于第一频率接收第一时钟信号，和第二时钟输入端用以于第一频率接收第 二时钟信号，以及输出端，其中，该第二时钟信号与该第一时钟信号之间具有相位差；以及， 第二电路，耦接于该第一电路，该第二电路具有模式信号输入端用以接收模式信号，其中， 该第一电路的输出端用以提供产生时钟信号且该产生时钟信号的有效频率系依据该第一 与第二时钟信号与该模式信号决定。本发明更提供一种时钟产生器系统，包括第一电路，具有第一时钟输入端用以于 第一频率接收第一时钟信号、第二时钟输入端用以于第一频率接收第二时钟信号、以及输 出端，其中，该第二时钟信号与该第一时钟信号之间具有相位差；第二电路，耦接于该第一 电路，该第二电路具有模式信号输入端用以接收模式信号，其中，该第一电路的输出端用以 提供产生时钟信号且该产生时钟信号的有效频率系依据该第一与第二时钟信号与该模式 信号决定；以及，锁相环，包含用以提供该第一时钟信号的第一输出端与用以提供该第二时 钟信号的第二输出端。本发明又提供一种方法，包括于第一频率接收正交时钟信号；接收模式信号；以 及，提供产生时钟信号且其有效频率系依据该正交时钟信号与该模式信号决定。


本发明藉由参考附加图示使技术领域中具有通常知识者对本发明可有较佳的了 解，且明了其许多特色与优点。图1是习知锁相环的电子方块图。图2是利用单一锁相环的习知处理器系统的电子方块图。图3是利用多重锁相环的习知处理器系统的电子方块图。图4是利用单一锁相环搭配根据本发明不同实施例所设定的多重时钟产生器之 处理器系统的电子方块图。图5是利用时钟产生器系统的处理器系统的电子方块图，该时钟产生器系统包括 时钟状态装置与根据本发明不同态样所设定的多重时钟产生器。图6是一种根据本发明一实施例所设定的示范时钟产生器的电子方块图。图7是一种由参考时钟信号(REFCLK)产生且提供至图6时钟产生器之个别时钟 输入端之示范正交时钟信号(CLK_0与CLK_90)的信号图标。图8是采用显示于图7的正交时钟信号(CLK_0与CLK_90)之示范时钟产生器(边 缘选择电路)的电子方块图。图9是相关联图6时钟产生器的不同信号的示范信号图。图10是一种提供给图6时钟产生器之时钟输入端的正交时钟信号(CLK_0与 CLK_90)以及三组提供于图6时钟产生器输出端的示范产生时钟信号(GEN_CLK)之示范信 号图标。
图11是提供产生时钟信号的示范程序流程图，该产生时钟信号系反应于正交时 钟信号与模式信号。于不同图标使用相同的参考符号代表相似或完全相同的物品。
具体实施例方式根据本发明之不同的实施例，本文描述一种可程序化时钟产生器，提供具有相当 宽带域之产生时钟信号。该时钟产生器系组构成能于产生时钟信号(响应模式信号)中促 进频率改变而无需藉由修正时钟信号(如正交(quadrature)时钟信号)的频率，该时钟信 号系由与该时钟产生器关连之锁相环(PLL)提供。当应用于采用多重时钟领域的现代微处 理系统时，该时钟产生器技术特别地占优势，每一时钟可操作于不同频率且可响应例如电 源管理状态的改变而频繁地改变频率。因此，多重时钟产生器(如每一时钟领域配有一个) 可用以促进于该时钟领域操作频率的独立且频繁的改变。根据本发明之一态样，脉冲移除(pulse removal)技术可用以提供产生时钟信号 的有效频率之加强调整。根据此实施例，产生时钟信号的有效频率藉由周期性脉冲跳跃 (pulse skipping)予以修正(也就是，从产生时钟信号的时钟流(clock stream)中的每 一选定时间周期移除一个或多个时钟脉冲)。根据本发明之不同态样，单一锁相环可用以 提供正交时钟信号予多个时钟产生器，该产生器不包括内部锁相环。该时钟产生器可于不 同频率提供个别产生时钟信号给关联的时钟逻辑电路。该关联的时钟逻辑电路相当于一个 或多个中央处理单元核心、北桥电路(Northbridge circuit)、存储器区块等。当时钟处理 器提供产生时钟信号给静态时钟逻辑电路时，该时钟产生器可利用周期性脉冲跳跃(也就 是，于时钟流的每一预定时间周期期间从该时钟流移除一个或多个脉冲)。根据本发明之不 同态样，时钟产生器可设计成提供具有高频粒度(highfrequency granularity)的产生信 号并且该产生时钟信号的频率无法立即地由习知时钟除法器提供。使用于本文的名词「耦 接」同时包括组件(或区块)间的直接电性连接与藉由一个或多个介于其中的组件(或区 块)所提供之组件(或区块)间的间接电性连接。使用于本文的名词「实际频率」意指频 率的实现无需利用脉冲跳跃。使用于本文的名词「有效频率」意指利用脉冲跳跃或不利用 脉冲跳跃所实现的频率。于本发明中，「脉冲跳跃」意指从预定时间周期内从时钟流移除一 个或多个脉冲。当习知触发器构型(flip-flop based)的计数频率除法器可用以提供产生时钟信 号，习知触发器构型的计数频率除法器无法立即设定以提供任意的(arbitrary)时钟信号 波形且通常仅就参考时钟信号的上升边缘交替开关(toggle on)。因此，使用习知触发器构 型的计数频率除法器于频率产生出时钟信号需要参考时钟信号具有四倍于用以产生该相 同频率的时钟信号(使用根据本发明所设定的时钟产生器)的频率。此外，习知触发器构 型的计数频率除法器没有能力产生一的除数或一又二分之一的除数。虽然习知的转移缓存 器(shift register)可作为时钟产生器以产生出任意的时钟信号波形，习知的转移缓存器 也需要参考时钟信号具有四倍于该产生出来的时钟信号之频率，以用来产生该相同频率的 时钟信号(使用根据本发明所设定的时钟产生器)。于高频的应用中，在四倍于产生时钟信 号的频率产生参考时钟讯号会消耗相当庞大的能量且不太实用。根据本发明之一态样，时钟产生器包括第一电路与第二电路。该第一电路包括用以于第一频率接收第一时钟信号之第一时钟输入端，用以于该第一频率接收第二时钟信号 之第二时钟输入端，以及输出端。根据此态样，该第二时钟信号与该第一时钟信号之间具有 相位差(out-of-phase)。该第二电路耦接至该第一电路且包括用以接收模式信号的模式信 号输入端。该第一电路的输出端用以提供产生时钟信号，该产生时钟信号的有效频率系依 据该第一与第二时钟信号与该模式信号而决定。根据本发明之另一实施例，时钟产生器系统包括时钟产生器与锁相环。该时钟产 生器包括第一电路与第二电路。该第一电路包括用以于第一频率接收第一时钟信号之第一 时钟输入端，用以于第一频率接收第二时钟信号之第二时钟输入端，以及输出端。该第二时 钟信号与该第一时钟信号之间具有相位差。该第二电路耦接至该第一电路且包括用以接收 模式信号的模式信号输入端。该第一电路的输出端用以提供产生时钟信号，该产生时钟信 号的有效频率系依据第一与第二时钟信号与该模式信号而决定。该锁相环包括用以提供该 第一时钟信号之第一输出端以及用以提供该第二时钟信号之第二输出端。根据本发明之另一态样，提供一种方法，包括于第一频率接收正交时钟信号、接收 模式信号以及提供产生时钟信号，该产生时钟信号的有效频率系依据该正交时钟信号与该 模式信号来决定。参考图4，显示一种范例处理器系统400，包括两组根据本发明之不同态样而设定 之时钟产生器404与406。该时钟产生器404与406从锁相环(PLL) 402接收正交时钟信 号，而该锁相环402由例如晶体振荡器接收参考时钟信号。该时钟产生器404与406用以 产生能响应该正交时钟信号的每一时钟边缘而上升(或下降)之时钟信号。接下来有更详 细的描述，该时钟产生器404与406促进时钟信号的频率的修正，该时钟信号系由该时钟产 生器404与406提供且不改变该锁相环402的输入除法器与回授除法器。于此方式中，相 关于频率改变的再锁定该锁相环402之潜伏实质上可以避免。此外，由该产生器404与406 所提供之时钟信号的频率可以相当有效率的方式来独自地改变。至少于一实施例中，当时 钟信号的频率改变时，该频率渐增地改变以减少可能产生的感应噪声。尽管只有两组时钟 产生器显示于图4，应该要了解到任何数量的时钟产生器(如每一个时钟领域配有一个)可 被应用于根据一个或多个所揭露的实施例而设定的系统中。如图标，该产生器404提供产生时钟信号(GEN_CLK1)予中央处理单元408。同样 地，该产生器406提供产生时钟信号(GEN_CLK2)予中央处理单元410。该产生器404与406 耦接于电源管理模块(如电源管理状态控制器)412，该电源管理模块412提供信息给顺序 逻辑电路(sequential logic circuit)(图4无显示)，该顺序逻辑电路(如时钟状态装 置)用以提供个别的图形(pattern)(使能或模式位样式；enable or mode bit)给该产生 器404与406，该产生器404与406使用该图型以于需求的频率产生该个别的产生时钟信 号。应该要了解到该产生时钟信号的频率可根据本文揭露的不同技术，响应除了电源管理 项目之外的项目而改变。应该也要了解到虽然本文的讨论集中于使用正交时钟信号搭配该 产生器404与406，描述于本文的技术可广泛地延伸至使用多重时钟信号的时钟产生器，该 多重时钟信号具有建立的相位关以提供具有需求频率的产生时钟信号。举例而言，具有渐 增的45度相位关系的四组时钟信号(也就是，第一时钟信号位于零度、第二时钟信号位于 45度、第三时钟信号位于90度、以及第四时钟信号位于135度)可用以于每一时钟周期提 供8个时钟边缘。
参考图5，显示一种利用时钟产生器系统的处理器系统500，该时钟产生器系统使 用单一锁相环502以提供产生时钟信号(GCLKO、GCLKl、NCLK、与NCLK2X)予多重处理器子 系统506、508、510、与512。于图5中，该处理器子系统506、508、510、与512分别对应于第 一处理器核心(核心0)、第二处理器核心(核心1)、北桥(NB)、以及存储器模块(DDR2)。 应该要了解到本文所揭露的技术可轻易延伸至包含多于或少于双核心的处理器系统。该处 理器系统500包括时钟状态装置514与多重时钟产生器520、522、524、与526，每一时钟产 生器根据本发明不同的实施例来设定以于相同或不同的频率提供该产生时钟信号(GCLK0、 60^0(、与1^2 。响应由电源管理模块(可实施于北桥中)或其它子系统接收的输 入，该时钟状态装置514提供适当的图形予每一时钟产生器520至526。于通常实施时，该 时钟状态装置514包括用于每一时钟产生器520至526之分离状态装置(用以分别地产生 适当的图形)。为了减少关于提供图形给该时钟产生器520与522的等待迟滞(overhead)， 可于每一正交时钟周期利用两组使能位。在此情况中，每一使能位被提供给每一时钟产生 器520与522之两组输入端。应该要了解到仅于每一正交时钟周期提供两组使能位减少该 可提供之产生时钟信号的频率的分辨率。参考图6，描述一种时钟产生器600包括八个触发器(eight-flip-flops) 602、八 个触发器604、八个触发器606与八个触发器608。该触发器602至608可为，例如，边缘触 发(edge-triggered) D型触发器或流通闩(flow-through latch)。于图6的时钟产生器 600中，于该时钟信号CLK_0的每八个处理器周期会提供新的图形给该触发器602至608之 数据输入端。于每八个正交时钟周期提供新的图形(如二或四位的图形)减少产生该图形 (该图形对应于时钟设备之需求频率)的状态装置(或其它逻辑电路)的必要复杂性。应 该要了解到假使有需要的话，根据应用的方式，状态装置可设计成于每一个正交时钟周期 产生新的图形。该触发器602的个别输出被提供予多工器610的个别数据输入端，该多工 器610的输出端耦接于边缘选择电路622之第一数据输入端(ΕΝ_0)。相同地，该触发器604 的个别输出被提供予多工器612的个别数据输入端，该多工器612的输出端耦接于边缘选 择电路622之第二数据输入端(EN_90)。于相似的方法中，该触发器606的个别输出被提供 予多工器614的个别数据输入端，该多工器614的输出端耦接于边缘选择电路622之第三 数据输入端(EN_180)。同样地，该触发器608的个别输出被提供予多工器616的个别数据 输入端，该多工器616的输出端耦接于边缘选择电路622之第四数据输入端(EN_270)。以该正交时钟信号(CLK_0与CLK_90)为基础之边缘选择电路622交换选择位于 该第一、第二、第三与第四输入端的模式(使能)位以设定产生时钟信号(GEN_CLK)的频 率。举例而言，假定该正交时钟信号设定于2. OGHz的频率且‘1010’的图形于每一正交时 钟周期分别供应至该边缘选择电路622之第一、第二、第三与第四输入端，4. OGHz的产生时 钟信号(GEN_CLK)会被提供至该边缘选择电路622的输出端(见图10)。于另一范例中，假 定该正交时钟信号设定于2. OGHz的频率且‘1100’的图形于每一正交时钟周期分别供应至 该边缘选择电路622之第一、第二、第三与第四输入端，2. OGHz的产生时钟信号(GEN_CLK) 会被提供至该边缘选择电路622的输出端(见图10)。于再另一范例中，假定该正交时钟 信号设定于2. OGHz的频率且‘1101’的图形于第一正交时钟周期分别供应至该边缘选择电 路622之第一、第二、第三与第四输入端，‘1011’的图形于第二正交时钟周期分别供应至该 边缘选择电路622之第一、第二、第三与第四输入端，以及‘0110’的图形于第三正交时钟周期分别供应至该边缘选择电路622之第一、第二、第三与第四输入端，2. 667GHz的产生时钟 信号(GEN_CLK)会被提供至该边缘选择电路622的输出端(见图10)。下方表1 (用于具有 2. OGHz频率的正交时钟信号)列出相对于除法器数值为0. 5,0. 75、1、1. 25、1. 5,1. 75、2、与 2. 25的范例图形。
表 1下方表2 (用于具有2. OGHz频率的正交时钟信号)列出相对于除法器数值为2. 5、 2. 75、3、与3. 25的范例图形。 表2下方表3 (用于具有2. OGHz频率的正交时钟信号)列出相对于除法器数值为3. 5、 3. 75、与4的范例图形。 表3于表1至3中，该图形长度为以正交时钟相位所测量之重复时钟波形的长度。举 例而言，为了产生2GHz时钟信号，于每一正交时钟周期提供具有长度为四且数值为‘1100’ 的图形。于另一范例中，为了产生1.333GHz时钟信号，于三个正交时钟周期重复两次具有 长度为六且数值为‘111000’的图形。参考图8，有该边缘选择电路622(时钟产生器)更详细的说明。该电路622包括 触发器804、触发器806、触发器808与触发器810。该触发器804至810可为，例如，边缘触 发D型触发器或流通闩。图形可经由图6的触发器602至608提供至该触发器804至810 之个别数据输入端。或者，图形可直接提供至该触发器804至810之数据输入端。该触发器 806与810的时钟输入端接收由反向器802提供之反向CLK_0信号。该触发器804的输出 端耦接于多工器812之第一数据输入端(0)以及该触发器806的输出端耦接于多工器812 之第二数据输入端(1)。同样地，该触发器808的输出端耦接于多工器812之第三数据输入 端(2)以及该触发器810的输出端耦接于多工器812之第四数据输入端(3)。以该正交时 钟信号(CLK_0与CLK_90)的边缘为基础之多工器812，可于该多工器812的第一、第二、第 三与第四输入端交替选择使能位以设定产生时钟信号(GEN_CLK)的频率。该边缘选择电路622于每一正交时钟周期(包括四个时钟边缘)平行读取四个位 并且连续地将其读出作为产生时钟信号(GEN_CLK)。该触发器804至810的数据输入端形 成四位图形缓存器。该触发器804至810的输出端供给该四对一多工器812的数据输入 端。该正交时钟信号(CLK_0与CLK_90)供给该多工器812之个别选择输入端，而于每一 正交时钟周期选择适当的图形位。因为每一触发器804至810的输出端被设定至该多工 器812的其中一个别数据输入端是在选择该数据输入端前，所以该电路622的时钟至输出 (clock-to-output)延迟实质上对于该触发器804至810的延迟没有反应，而是实质上依据 该多工器812的选择至输出(select-to-output)延迟所造成。当该图形缓存器由该正交 时钟信号的八分之一频率下运行的时钟领域来供应时，产生该图形缓存器位(bit)的逻辑 可被简化。于一实施例中，外部逻辑(如状态装置)一次供应该图形缓存器位32个位，于 每八个正交时钟周期提供四个位。一种产生八分(divide-by-eight)时钟(DIV8_CLK)的 3位计数器620 (参见图6)被用来于每一正交时钟周期选择有那四个图形位被用掉。根据本发明之另一态样，可采用脉冲移除技术以调整产生时钟信号的频率。从时 钟流移除脉冲提供具有有效频率的产生时钟信号，该产生时钟信号可用于静态时钟逻辑电 路(如中央处理单元)。根据该脉冲移除技术的一态样，可利用除法器识别标志(divider identification ；DID)与频率识别标志(FID)以识别时钟信号(例如要如何依每一个P与 C电源管理状态做修正)。通常，除法器识别标志相应于2的乘幂值除法而频率识别器则显 示脉冲最大数量里面有多少个脉冲仍然存在于每一脉冲列(pulse train)中。于此实施例 中，该有效频率系计算如下fe = (fq/DID)*(FID/Pmax)其中fe为有效频率，为该正交时钟频率，以及Pmax为于该正交时钟频率下之脉冲 最大数量。举例而言，如果该正交时钟频率为2. 2GHz，该脉冲最大数量被设为22。600MHZ 的有效频率可藉由将DID设定为2且FID设为12 (fe= (2. 2GHz/2) * (12/22) = 600MHz)来获得。
相对于不同的FID与DID数值的范例有效频率(用于2. OGHz频率的正交时钟信 号)列于下方表4中。 表4对于表4，该脉冲最大数量设为20。为了从该2. OGHz正交时钟信号里提供1. 5GHz 产生时钟信号，该DID可被设为1而该FID可被设为15 (1.5GHz = (2. OGHz/1) * (15/20))， 其相当于在2. OGHz正交时钟信号的每20个脉冲里跳过5个脉冲。参考表1，2. OGHz的时钟 信号可于每个正交时钟周期(即每四个时钟边缘)使用图形‘1100’(见图10)来产生。为 了从20个正交时钟周期里产生1. 5GHz的时钟信号，该20个脉冲中的5个可使用以下的图 形移除以实现连续的正交时钟周期如‘1100’用于该第一周期；‘1100’用于该第二周期； ‘1100，用于该第三周期；‘0000，用于该第四周期；‘1100，用于该第五周期；‘1100，用于 该第六周期；‘1100’用于该第七周期；‘0000’用于该第八周期；‘1100’用于该第九周期； ‘1100’用于该第十周期；‘1100’用于该第十一周期；‘0000’用于该第十二周期；‘1100’用 于该第十三周期；‘1100’用于该第十四周期；‘1100’用于该第十五周期；‘0000’用于该第 十六周期；‘1100’用于该第十七周期；‘1100’用于该第十八周期；‘1100’用于该第十九周 期；以及，‘0000’用于该第二十周期。应注意到在第四、第八、第十二、第十六、与第二十周 期中的图形会使得这些周期中的脉冲从该时钟流被移除。应该要了解到相同的有效频率可藉由从与指定不一样的周期中移除脉冲来达成。该图形可藉由，例如，状态装置来产生。参考图11，描述一种用以提供产生时钟信号的程序1100。于步骤1102中，该程序 1100从，例如，启动该处理系统400开始操作。下一步，于步骤1104中，藉由该处理系统400 的锁相环402接收参考时钟信号。接着，于步骤1106中，为响应该参考时钟信号，该锁相环 402提供正交时钟信号给该处理系统400的一个或多个时钟产生器404与406。而且，于步 骤1106中，个别时钟状态装置(未显示于图4)依据为每个时钟产生器404与406所选择 的个别频率而提供适当的个别模式信号(使能或模式位)。然后，于步骤1108中，该时钟产 生器404与406接收该个别模式信号与该正交时钟信号。下一步，于步骤1110中，该时钟产生器404与406提供个别产生时钟信号给个别 时钟逻辑电路(此例中为中央处理单元408与410)，其于此例中为静态时钟逻辑电路。然 后，于决策步骤1112中，该个别时钟状态装置判断是否该电源管理模块412显示了需要有 电源状态改变。如果步骤1112没有显示需要有电源状态改变，控制流程在步骤1112上循 环。当步骤1112显示需要有电源状态改变，控制流程转移至决策步骤1114，其中该状态装 置判断是否该处理器系统400需要被关闭电源。如果步骤1114显示要关闭电源，控制流程 会转移至步骤1118以使程序1100结束。另一方面，当步骤1114没有显示要关闭电源，控 制流程会转移至步骤1116，其中该状态装置依据该电源管理模块412所提供的信息来修改 该个别模式信号。于处理系统中，很常见到不同的子系统操作于不同的频率。举例而言，双倍数据 率(double data rate ；DDR)存储器模块可设计成于许多设定频率里操作，如IOOMHz的倍 数。于典型的处理系统中，由与中央处理单元核心关联的锁相环实现不同的频率通常需要 整数(如1、2、3等)除法器或整数加二分之一(如1.5、2.5等)除法器。此例中，因为该 DDR频率是依最大中央处理单元核心的频率来决定，所以该DDR频率不会是理想的频率，但 其名义上的差别通常小于或等于该理想频率的百分之十且满足大部分的应用。举例而言，假定锁相环于2. 3GHz提供正交时钟信号且中央处理单元刚开始系操 作于2. 3GHz (也就是，DID设为1且FID设为23)而电源管理状态的改变显示中央处理单 元需要700MHz的频率。此例中，与该中央处理单元关联的时钟产生器接收DID相当于2与 FID相当于14的图形(来自关联的状态装置)。同样地，具有200MHz频率的预设北桥时钟 信号可藉由提供相当于除以11. 5之图形至关联时钟产生器而从2. 3GHz时钟信号来取得。 此外，383MHz时钟信号可藉由提供能使关联时钟产生器实行除以6之图形而从用于存储器 模块(如DDR2-800存储器模块)之2. 3GHz时钟信号中取得。虽然该时钟信号不是如上所 述的理想400MHz时钟信号，但该时钟信号系在该期望值百分之十以内。下方表5说明数个示范频率，可使用揭露于本文的技术从数个不同的正交时钟信 号频率(800至3200MHz)中取得。
表 5于表5中，该标的DDR频率为400MHz。检阅该图表中的数据可以看出，该NCLK频 率于360与400MHz间变化且该NCLK2x频率于720与800MHz间变化。虽然至少一示范实施例已呈现于前述之详细的说明中，但是要了解到庞大数量的 变化仍然存在。同时也要了解到该示范实施例仅为范例，并不意图以任何方式限制本发明 的范围、适用性与组构。更进一步地，前述详细的说明将提供本技术领域中具有通常知识者 方便的指示以实施该示范实施例。应了解到在不背离由附加专利申请范围与其法理上等效 物所提出之本发明的范围之情况下，组件的功能与布置的不同变化系可以被实施。
权利要求
一种时钟产生器，包括第一电路(812)，具有第一时钟输入端用以于第一频率接收第一时钟信号，且具有第二时钟输入端用以于该第一频率接收第二时钟信号，以及具有输出端，其中，该第二时钟信号与该第一时钟信号之间具有相位差；以及第二电路(804至810)，耦接于该第一电路(812)，该第二电路具有模式信号输入端(EN_0、EN_90、EN_180、EN_270)用以接收模式信号，其中，该第一电路(GEN_CLK)的输出端用以提供产生的时钟信号且所产生的时钟信号的有效频率以该第一与第二时钟信号和该模式信号为基础。
2.如权利要求1所述的时钟产生器，其中，该第二时钟信号为该第一时钟信号的正交 变形。
3.如权利要求1所述的时钟产生器，其中，该模式信号提供各个使能位用于该第一和 第二时钟信号的每一边缘，且所述各个使能位的水平决定该所产生的时钟信号的有效频率。
4.如权利要求1所述的时钟产生器，其中，该第一电路包括多工器(812)，具有第一输入端、第二输入端、第三输入端、第四输入端、第一选择输入 端、第二选择输入端与输出端。
5.如权利要求4所述的时钟产生器，其中，该第二电路包括第一触发器(804)，具有用以接收包含于该模式信号中的第一模式位的输入端、用以接 收该第一时钟信号的时钟输入端，以及耦接于该多工器的第一输入端的输出端；第二触发器(806)，具有用以接收包含于该模式信号中的第二模式位的输入端、用以接 收被反相的第一时钟信号的时钟输入端、以及耦接于该多工器的第二输入端的输出端；第三触发器(808)，具有用以接收包含于该模式信号中的第三模式位的输入端、用以接 收该第一时钟信号的时钟输入端、以及耦接于该多工器的第三输入端的输出端；以及第四触发器(810)，具有用以接收包含于该模式信号中的第四模式位的输入端、用以接 收被反相的第一时钟信号的时钟输入端，以及耦接于该多工器的第四输入端的输出端，其中，该第一选择输入端用以接收该第一时钟信号，该第二选择输入端用以接收该第 二时钟信号，且该多工器用以依据该第一与第二时钟信号选择该第一、第二、第三或第四模 式位其中之一，且其中，该多工器的输出端用以提供该所产生的时钟信号。
6.如权利要求1所述的时钟产生器，其中，该时钟产生器不包含内部锁相环。
7.如权利要求1所述的时钟产生器，其中，该第一时钟信号为具有约百分之五十的占 空比的周期性信号，且该有效频率为实际频率。
8.一种方法，包括于第一频率接收正交的时钟信号；接收模式信号；以及提供产生的时钟信号，且所产生的时钟信号的有效频率以所述正交的时钟信号和该模 式信号为基础。
9.如权利要求8所述的方法，还包括对于所述正交的时钟信号(ΕΝ_0、EN_90、EN_180、EN_270)的每一边缘提供各个使能 位，其中，所述各个使能位的水平决定所产生的时钟信号的有效频率。
10.如权利要求9所述的方法，其中，该有效频率为利用脉冲跳跃而获得，或该有效频 率为无须利用脉冲跳跃即可获得的实际频率。
全文摘要
一种包括第一电路(812)与第二电路(814)之时钟产生器(622)。该第一电路(812)包含用以于第一频率接收第一时钟信号之第一时钟输入端，用以于第一频率接收第二时钟信号之第二时钟输入端，以及输出端。该第二时钟信号与该第一时钟信号之间呈现相位差(out-of-phase)。该第二电路(814)耦接于该第一电路(812)且包含用以接收模式信号之模式信号输入端。该第一电路(812)的输出端用以提供产生时钟信号(generated clock signal)，该产生时钟信号的有效频率系依据该第一与第二时钟信号与该模式信号。
文档编号H03L7/22GK101889253SQ200880024664
公开日2010年11月17日 申请日期2008年5月16日 优先权日2007年5月17日
发明者C·伊顿, D·W·巴特利 申请人:格罗方德半导体公司