专利名称：具有偶数级输出驱动缓冲电路的芯片与相关设计方法
技术领域：
本发明提供一种驱动芯片输出信号的方法及相关电路，尤指一种以等效负载相等的多个反相器形成偶数级反相器驱动电路来驱动输出信号的方法及相关电路。
背景技术：
在信息发达的现代社会，用于处理数据资料的微处理器芯片，已经成为各种信息产品最重要的硬件元件之一。芯片中常以许多逻辑门来实现特定的功能；然而，在实际的电路工作中，逻辑门常会引入一些不理想的因素，造成逻辑电路的信号特性未如预期。因此，如何以电路设计的方式减少上述这些不理想因素的影响，也成为现代信息界致力研究的主题之一。
请参考图1A。图1A为一公知芯片10的电路示意图。芯片10中设有三个驱动电路14A、14B及14C连接于两电路12、16之间。信号会由电路12的输出端co输出至驱动电路14A；而电路12由其输出端co输出的信号也就成为驱动电路14A的输入信号sp0。驱动电路14A设有一输入端i1及一输出端o1、驱动电路14B设有一输入端i2及四个输出端o2、驱动电路14C则设有四个输入端i3及十六个输出端o3。驱动电路14A至14C中，都是以反相器M来做为驱动信号的驱动单元。在驱动电路14A中，设有一反相器M，其输入端连接于驱动电路14A的输入端i1、而反相器M的输出端则连接于驱动电路14B的输出端o1。配合驱动电路14B的各个输出端o2，驱动电路14B中也设有四个反相器M，各反相器的输出端分别连接于各个输出端o2；反相器的输出端则连接于输入端i2。同理，配合驱动电路14C的各个输出端o3，驱动电路14C中也设有十六个反相器M，各反相器的输出端分别连接于一输出端o3；配合驱动电路14C的各个输入端i3；每四个反相器的输入端则连接于同一输入端i3；如图1中所示。换句话说，驱动电路14A中的反相器将输入信号sp0反相驱动为驱动信号sp1，并扇出(fan out)至驱动电路14B的四个反相器；驱动电路14B中的两个反相器则分别将驱动信号sp1再度反相驱动为驱动信号sp2，再分别扇出至驱动电路14C的四组(各四个)反相器。最后，配合驱动电路14C的八个输入端o3，输出电路16也有对应的十六个驱动端d3；驱动电路16各反相器驱动的驱动信号sp3就分别由各驱动端d3输出至输出电路16。
然而，芯片10中多个反相器M的配置，却会造成在反相器M的制造过程不匹配时，导致信号的失真，使得信号sp3的占空度(duty cycle)失真。举例来说，若反相器M中p型金属氧化物半导体电晶体和n型金属氧化物半导体电晶体的沟道宽度比为9mm∶1mm，长度同为0.22mm，使得反相器M中互补金属氧化物半导体电晶体对并不匹配。再假设电路16中由每个驱动端d3看入的负载相当于四个反相器M(如图1A中所示意的，也就是驱动电路14C中的每个反相器M要推动的负载相当于4个反相器)，且输入信号sp0的占空度为50％，则信号sp3的占空度会失真为51.85％。请继续参考图1B。若将电路12、16间驱动电路的配置改为两级17A、17B，但电路16中每个驱动端d3的负载相当于16个反相器，则驱动电路17A中的反相器仅需推动驱动电路17B中的4个反相器负载，驱动电路17B中的各反相器却要推动16个反相器负载，在这种负载不等的情况下，若信号sp0的占空度为50％，信号sp3的占空度会严重失真至63.25％。
上述公知的反相器配置会导致占空度失真的理由，可讨论如下。请参考图2。图2为反相器M一典型电路的电路图。反相器M中设有一p型金属氧化物半导体电晶体Qp以及一n型金属氧化物半导体电晶体Qn，分别作为电流源(current source)及电流吸收源(current sink)；电晶体Qp、Qn的栅极连接于反相器的输入端i0；电晶体Qp、Qn的源极分别连接于直流偏压电源Vd及地端(ground)G；电晶体Qn、Qp的漏极则于节点Nop相连接，成为反相器M的输出端。而反相器M输出端连接的电路，其等效输入阻抗也就成为反相器M的等效负载Zp0。在逻辑电路中，反相器M的输出端通常都连接于另一个逻辑门，故反相器M的等效负载可以看做是一个电容性的负载。当反相器M输入端i0的信号电压电平为低电平时，电晶体Qp会导通并提供充电电流，将等效负载Zp0充电，以使节点Nop的电压上升。相反，当反相器M输入端i0的电压电平为高电平时，电晶体Qn会导通，由节点Nop吸收放电电流以将等效负载Zp0放电，使得节点Nop的电压得以下降。反相器M的信号驱动能力，也就取决于电晶体Qp、Qn所能导通的充电电流、放电电流的大小。
如前所述，因为驱动电路14A至14C都是由反相器来提供信号驱动的能力，所以驱动信号的波形也取决于反相器M。请参考图3A(并一并参考图2)。图3A为一理想反相器输入、输出波形的时序图；图3A的横轴为时间，纵轴为信号的电压电平；虚线波形17A为输入端i0的输入波形，波形17B则是节点Nop的输出波形。在理想的反相器中，电晶体Qp、Qn导通电流的能力是匹配而相同的(也就是说充电电流及放电电流的电流大小相同)。这样一来，当节点Nop输出信号的电压波形由低电平变为高电平的上升时间(rise time)，以及由高电平变为低电平的下降时间(fall time)就会相等。如图3A所示，在时间点t0，输入端i0的虚线波形17A由低电平变为高电平，反相器M就会开始将节点Nop的电压放电至低电平，到时间点t1完成放电，就如波形17B所示。同理，在时间点t2，输入端i0的波形17A由低电平变为高电平，反相器M又开始将节点Nop的电压充电，直到时间点t3。当反相器M有理想的匹配充放电驱动能力时，时间点t0、t1间的时间段长短会与时间点t2、t3间的时间段长短一致。若输入端i0的波形是具有50％占空度(duty cycle)的波形(如图3A所示)，那么理想反相器M输出的驱动波形也会具有50％的占空度；换句话说，节点Nop输出的电压波形17B在上升沿、下降沿间的时间段长短与下降沿、上升沿间的时间段长短也会趋于一致，均为时间段Tp0。
不过，要是反相器M的电晶体Qn、Qp驱动充放电电流的能力不匹配，就会影响节点Nop输出波形的波形品质；即使输入端i0的波形具有50％的占空度，节点Nop输出波形也无法维持50％的占空度。关于这种不理想的情形，请参考图3B(并同时参考图2及图3A)。图3B为一非理想反相器输出入波形的时序图；图3B的横轴为时间，纵轴为波形的电压信号电平；其中虚线波形17A为反相器输入端Nop的输入波形(就和图3A中的波形17A一致)，波形17C则为节点Nop的输出波形。假设反相器因为半导体制造过程等的不匹配而使电晶体Qn驱动放电电流的能力小于电晶体Qp驱动充电电流的能力，当时间点t0输入波形17A由低电平升高为高电平时，反相器M要用较长的时间(直到时间点t1b)才能将节点Nop的输出波形由高电平放电至低电平。相对地，当输入波形17A在时间点t2由高电平变为低电平时，驱动能力优选的电晶体Qp能在较短的时间内(从时间点t2到时间点t3间)将输出的波形17C由低电平充电至高电平。这样一来，即使输入波形17A的占空度为50％，节点Nop输出的波形17C上升沿至下降沿的时间段Tp1也会大于下降沿至上升沿的时间段Tp2；而波形17C也就无法维持50％的占空度。换句话说，当反相器M中的电晶体不匹配时，反相器M驱动输出的波形就会失真，无法和输入波形具有相同的占空度。这种占空度失真(duty cycle distortion)的情形会导致逻辑电路的时序失误、波形失真，甚至电路的误动作。
由于一般半导体制造过程的精确度有限，反相器中不匹配的情形在所难免。不匹配的情形会造成波形失真，减少电路工作的容错裕度；而在公知的驱动电路设计法则中，并未教导如何以电路设计的来修正或补偿反相器不匹配所造成的负面效应。
发明内容
因此，本发明的主要目的，在于公开一种驱动电路的设计法则及相关电路，能以电路设计来弥补半导体制造过程中反相器不理想所导致的波形(或占空度)失真。
本发明公开的原则是以偶数级反相器驱动电路来产生驱动信号，而各反相器的等效负载则要保持相同，这样一来各反相器不匹配导致的驱动能力偏差就能经由电路设计而得到补偿、修正。
本发明提供一种用于修正一芯片中信号的方法，该芯片包含有一第一驱动电路，具有至少一第一输出端，各第一输出端用于输出一第一驱动信号；一第二驱动电路，具有至少一第二输入端及至少一第二输出端；各第二输入端连接于一第一输出端；该第二驱动电路是用于根据该第一驱动信号产生一对应的第二驱动信号，并将该第二驱动信号由各第二输出端输出；一输出电路，具有至少一驱动端，各驱动端连接于一第二输出端；用于接收该第二驱动电路输出的第二驱动信号；而该方法包含有使该第二驱动电路于各第二输入端的输入阻抗与该输出电路于各驱动端的输入阻抗相等。
图1A、1B为一公知芯片的电路示意图。
图2为一典型反相器的电路示意图。
图3A为图2中反相器在理想情况下输出入信号的波形时序图。
图3B为图2中反相器在非理想情况下输出入信号的波形时序图。
图4为本发明中芯片及其驱动电路的电路示意图。
图5为本发明驱动电路典型配置的电路示意图。
图6A、6B为图5中电路工作时相关波形时序图。
图示的符号说明10、20芯片12、22、32、42电路14A-14C、17A-17B、24A-24B驱动电路16、26、36、46电路17A-17C、27A-27C波形La、Lb次级电路co、o1-o3、op0-op2输出端i0-i3、ip1-ip2、ip输入端M、T、T1反相器sp0、s0输入信号Zop、Z1-Z3、Z0a、Z0b等效负载Qn、Qp电晶体Tp0-Tp2、Ta-Td时间段to-t3、t1b、ta-td、tb2、td2时间点Nop、N0节点sp1-sp3、s0-s3驱动信号d3、dp2驱动端具体实施方式
为了并补偿反相器因半导体制造过程误差所导致的不匹配，本发明要公开两个驱动电路设计的原则，以避免反相器不匹配导致的波形占空度失真。概要地说，本发明的一个设计原则是，以偶数级反相器驱动电路来逐级产生最后的驱动信号。另一个原则则是，各驱动电路中的反相器的输出等效负载要维持一致。为具体说明上述两个原则，以下将以具体的实施例来说明。
请参考图4。图4为本发明设计原则运用于一芯片20后的实施例示意图。由电路22输出端op0输出的信号，会成为驱动电路24A的输入信号s0。在芯片20的两个驱动电路24A、24B中，驱动电路2 4A设有一输入端ip1及一输出端op1，配合单一输出端op1，驱动电路24A中也设有一反相器T做为一驱动单元；此反相器的输入端连接于输入端ip1，输出端则连接于输出端op1。驱动电路24B则有一个输入端ip2及八个输出端op2；配合八个输出端op2，驱动电路24B中设有八个反相器T做为驱动单元；各反相器的输出端分别连接于一输出端op2，各反相器的输入端则共同连接于输入端ip2。驱动电路24A由接收端ip1接收输入信号s0后，会产生对应的驱动信号s1，由输出端op1输出至驱动电路24B的输入端ip2；驱动电路24B则会产生与驱动信号s1对应的驱动信号s2，由八个输出端op2输出。对应八个输出端op2，输出电路26也有八个驱动端dp2，由每个驱动端dp2看入的等效负载Z3，相当于八个反相器T。依据本发明上述的设计原则，在芯片20的电路22、26之间，本发明可以用两级(即偶数级)的驱动电路24A、24B；各级驱动电路的反相器T都推动相同的负载。驱动电路24A中的反相器T用于推动驱动电路24B中的八个反相器T；而电路26中各驱动端dp3看入的负载相当于八个反相器，所以驱动电路24B中的各个反相器T等效上也用于推动八个反相器。经过以上的配置设计后，即使反相器T本身互补金属氧化物半导体电晶体对并不匹配(沿用前述的数据，反相器T中p型金属氧化物半导体电晶体和n型金属氧化物半导体电晶体的沟道宽度比为9mm∶1mm，长度同为0.22mm)，则若信号s0的占空度为50％，信号s2的占空度为50.05％；换句话说，占空度几乎不会失真。另外，若输出电路26中于各驱动端dp2的输入阻抗不一致，可在输出电路26中补上额外的阻抗，使得各驱动端dp2的输入阻抗维持相等。举例来说，图4中第八个驱动端dp2(于图4下方)，其连接的电路仅等效于两个反相器T，此时可在这个驱动端连接上额外的负载Zc(可以用电容来实现)，使得这个驱动端的等效输入阻抗Z3b仍然相当于八个并连的反相器T。
为说明本发明设计原则的原理，请参考图5。图5为本发明设计原则下典型驱动电路的示意图。图5中以两个相同的反相器T1、T2代表两级串接的驱动电路；反相器T1由输入端ip接受输入信号，并于节点N0驱动信号至反相器T2及次级电路La。反相器T2的输入端则连接于节点N0，并输出驱动次级电路Lb。反相器T1于节点N0有等效负载Z0a(由反相器T2及电路La的输入阻抗一同形成)，反相器T2则有次级电路Lb的输入阻抗做为反相器T2的等效负载Z0b。以图5中的电路类似于图4中芯片20的电路(请同时参考图4)，则反相器T1是驱动电路24A中的反相器，反相器T2是驱动电路24B中的一个反相器，驱动电路24B中其他的七个反相器则可用次级电路La来代表；驱动电路24B于其输入端ip2提供的输入阻抗Z2，也就成为等效负载Z0a。次级电路Lb则是输出电路26中连接于一驱动端的等效电路，能提供等效负载Z3(也就是Z0b)。换句话说，图5中的电路图，可用于说明本发明中一典型的驱动电路设计。
如前所述，本发明的目的之一在减少反相器不匹配导致的驱动信号波形失真，而本发明的原理即可用图5中的电路来说明。请进一步参考图6A、6B；图6A、6B分别是图5中电路于输入端ip、节点N0及反相器T2输出波形的时序图，图6A、6B的横轴为时间，纵轴为波形的电压信号电平。在图6A、6B中，波形27A为输入端ip的输入信号波形，波形27B为反相器T1于节点N0的驱动信号波形，波形27C则是反相器T2输出端用于驱动次级电路Lb的驱动信号波形。假设反相器T1、T2在同一半导体制造过程下，都受到相同的充放电驱动能力不匹配的影响(相关说明请参考图2、3B及相关描述)。如图6A中所示，当输入信号波形27A在时间点ta由低电平升高为高电平时，反相器T1因放电能力较差，故于时间点tb才能将等效负载Z0a于节点N0的电平降低至低电平(如波形27B所示)。相对地，因反相器T1驱动充电电流的能力优选，故能用较短的时间(时间点tc至td)将等效负载Z0a的电压波形27B由低电平充电至高电平。因为反相器T1充放电能力的不匹配，即使输入信号波形27A有50％的占空度，波形27B的占空度也无法维持于50％；因波形27B上升沿至下降沿的时间段Ta会大于下降沿至上升沿的时间段Tb。
在偶数级(图5中以反相器T2做为第二级)驱动电路的配置下，节点N0的波形27B也就成为反相器T2的输入。如图6B所示，反相器T2接受波形27B的输入后，会反相驱动次级电路Lb的等效负载Z0b而形成波形27C的驱动信号。而波形27B于时间点ta附近原本较为平缓的下降沿会触发反相器T2开始对等效负载充电；因为反相器T2也会因不匹配而有较高的充电能力，故在时间点ta及tb2间，反相器T2就能以较快的响应(也就是波形27C较陡的上升沿)来补偿波形27B原本较为平缓的下降沿。同理，当波形27B在时间点tc时开始以较陡的上升沿触发反相器T2时，反相器T2因不匹配只能驱动较低的放电电流，刚好形成波形27C中较缓的下降沿，以补偿原先波形27B中较陡的上升沿。这样一来，经过两级反相器T1、T2的驱动，最后驱动出来的波形27C，其上升沿、下降沿间的时间段Tc与下降沿、上升沿间的时间段Td就能趋于一致；若原本输入端ip的波形27A有50％的占空度，则波形27C的占空度也会趋近50％，进一步减少反相器T1、T2充放电驱动能力不匹配所导致的波形失真。
当然，驱动信号波形的上升(由低电平升高为高电平)及下降(由高电平降低为低电平)所需的时间，不仅与反相器驱动能力有关，也和反相器的等效负载有关。一反相器等效负载的电容成分越大，该反相器就要花上越长的时间才能改变等效负载的电压电平，该反相器输出波形就会有较缓的上升沿、下降沿。根据本发明上述的补偿原理，各级驱动电路中的不同反相器于驱动波形的上升时间要彼此相等，驱动波形中的下降时间也要彼此相等，才能进行优选的补偿。若各级驱动电路的各反相器都有相同的等效负载，那么不同反相器输出的驱动波形就会有相同的上升时间，下降时间也会相同。虽然反相器会因充放电能力不匹配而使上升、下降时间不相等，但于偶数级驱动电路中串接的反相器能逐级进行补偿，还是能使驱动电路最后输出的驱动波形不会有严重的占空度失真。而这也就是本发明偶级等负载驱动所依据的原理。
与公知驱动电路无法有效补偿反相器驱动能力的不匹配相比较，本发明公开了两个驱动电路设计原则，能以负载相等的反相器形成串接的偶级驱动电路来补偿反相器的不匹配，使得驱动电路能提供占空度低失真的驱动信号，使得芯片能正确地驱动其他芯片，有效地协调工作，发挥应有的功能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等效变化与改进，皆应属本发明的涵盖范围。
权利要求
1.一种用于修正一芯片中信号的方法，该芯片包含有一第一驱动电路，具有至少一第一输出端，各第一输出端用于输出一第一驱动信号；一第二驱动电路，具有至少一第二输入端及至少一第二输出端；各第二输入端连接于一第一输出端；该第二驱动电路是用于根据该第一驱动信号产生一对应的第二驱动信号，并将该第二驱动信号由各第二输出端输出；一输出电路，具有至少一驱动端，各驱动端连接于一第二输出端；用于接收该第二驱动电路输出的第二驱动信号；而该方法包含有使该第二驱动电路于各第二输入端的输入阻抗与该输出电路于各驱动端的输入阻抗相等。
2.如权利要求1所述的方法，其中该第一驱动电路中设有至少一个驱动单元，各驱动单元具有一输出端；各驱动单元的输出端连接于一对应的第一输出端，使得各驱动单元输出端的信号电平是对应于该驱动单元的第一输出端的信号电平相等。
3.如权利要求2所述的方法，其中该第二驱动电路中设有至少一驱动单元，各驱动单元具有一输出端及一输入端；各驱动单元的输入端连接于一对应的第二输入端，各驱动单元的输出端连接于一对应的第二输出端，使得各驱动单元输入端的信号电平与该驱动单元连接的第二输入端的信号电平相等，且各驱动单元输出端的信号电平是与该驱动单元连接的第二输出端的信号电平相等。
4.如权利要求2所述的方法，其中各驱动单元为一反相器。
5.如权利要求2所述的方法，其中该芯片另包含有一输入电路，连接于该第一驱动电路各驱动单元的输入端，用于向各驱动单元提供一输入信号；而该第一驱动电路中的各驱动单元是根据该输入信号产生该第一驱动信号。
6.如权利要求1所述的方法，其中该第一驱动电路另包含有一第一输入端，用于接收一输入信号以根据该输入信号产生该第一驱动信号；其中若该第一驱动电路于该第一输入端的信号电平与该第二驱动电路于各第二输入端的信号电平相等时，该第一驱动电路于该第一输出端的信号电平是与该第二驱动电路于各第二输出端的信号电平相等。
7.一种芯片，其包含有一输入电路，用于提供一输入信号；一缓冲电路，其包含有一第一驱动电路，连接于该输入电路；该第一驱动电路具有至少一第一输出端，该第一驱动电路是用于根据该输入信号产生一对应的第一驱动信号，并将该第一驱动信号由各第一输出端输出；以及一第二驱动电路，具有至少一第二输入端及至少一第二输出端；各第二输入端连接于一第一输出端；该第二驱动电路是用于根据该第一驱动信号产生一对应的第二驱动信号，并将该第二驱动信号由各第二输出端输出；以及一输出电路，其具有至少一驱动端，各驱动端连接于一第二输出端；该输入电路是用于接收该第二驱动信号；其中该第二驱动电路于各第二输入端的输入阻抗是与该输出电路于各驱动端的输入阻抗相等。
8.如权利要求7所述的芯片，其中当各第二输入端输入的信号电平与该输入信号的电平相同时，该第二驱动电路于各第二输出端输出的信号电平会与该第一驱动电路于各第一输出端输出的信号电平相同。
9.如权利要求7所述的芯片，其中该第一驱动电路中设有至少一个驱动单元，各驱动单元具有一输出端；各驱动单元的输出端连接于一对应的第一输出端，使得各驱动单元输出端的信号电平与对应该驱动单元的第一输出端的信号电平相等。
10.如权利要求9所述的芯片，其中该第二驱动电路中设有至少一驱动单元，各驱动单元具有一输出端及一输入端；各驱动单元的输入端连接于一对应的第二输入端，各驱动单元的输出端连接于一对应的第二输出端，使得各驱动单元输入端的信号电平与该驱动单元连接的第二输入端的信号电平相等，且各驱动单元输出端的信号电平是与该驱动单元连接的第二输出端的信号电平相等。
11.如权利要求9所述的芯片，其中各驱动单元为一反相器。
全文摘要
本发明提供一种驱动芯片输出信号的方法及相关电路。该方法包含有以偶数级串接的反相器驱动电路来逐级驱动输出信号，并使不同驱动电路中各反相器的等效负载相等。
文档编号H03K19/00GK1399408SQ0214196
公开日2003年2月26日 申请日期2002年8月29日 优先权日2002年8月29日
发明者魏毅光, 黄佳俊, 郭启仁 申请人:威盛电子股份有限公司