专利名称：一种鉴频鉴相器和采用该鉴频鉴相器的锁相环的制作方法
技术领域：
本发明属于集成电路设计技术领域，尤其涉及鉴频鉴相器和锁相环。
背景技术：
锁相环(Phase Locked Loop-PLL)作为现代时钟发生器的主要部件，已经成为集成电路中不可或缺的一个模块。随着SoC(System-on-Chip)技术，IP核技术的发展，锁相环作为一个基本的IP模块，在无线通讯和微处理器电路中有着广泛的应用。特别是现代通讯业的迅速发展，蜂窝电话(Cell Phone)和蓝牙技术(Blue Tooth)的涌现，对片内同步和片间同步都提出了新的要求。因此，对锁相环电路的研究也更加受到人们的关注。
锁相环是由鉴频鉴相器(Phase/Frequency Detector-PFD)、环路滤波器(Loop Filter-LF)、和压控振荡器(Voltage-Controled Oscillator-VCO)三个基本部分构成的自动相位控制的负反馈环电路。其中鉴频鉴相器对输入信号V1(t)和压控振荡器的输出信号Vo(t)的相位进行比较，产生对应于两信号相位差的误差电压Vd(t)。
目前常见的鉴频鉴相器电路结构有传统的基于触发器型的鉴频鉴相器，预充电式鉴频鉴相器(ptPFD)，nc-级鉴频鉴相器。传统的基于触发器的鉴频鉴相器延迟大，工作速度慢，鉴相死区大，占用面积大；预充电式鉴频鉴相器工作速度较快，但是仍存在鉴相死区，电路仍然比较复杂；nc-级鉴频鉴相器“无”死区，电路结构比较简单，但是功耗大，频率敏感度小，噪声特性差。这几种鉴频鉴相器采用的都是单边鉴相机制，即只在输入信号的上升或下降沿输出up/dn信号，因此鉴相增益小，工作速度低。
发明内容
本发明的目的是提供一种鉴频鉴相速度快、增益高、减少相位误差累积、低功耗、电路结构简单的双边鉴频鉴相器(biPFD)。在此基础上又提供了一种除了具有双边鉴频鉴相器已有优点外还具有稳态相差和相位噪声小、“无”鉴相死区优点的自调节双边鉴频鉴相器(Self-adjusting biPFD)。
本发明的又一目的是提供一种采用本发明的鉴频鉴相器的锁相环，该锁相环具有收敛速度快，稳态相差小，功耗小，jitter小的优点。
本发明的基本思路如下目前常见的鉴频鉴相器结构都采用的单边鉴相机制，即只在输入信号的上升或下降沿输出up/dn信号。为了提高鉴频鉴相器的速度，本发明在nc级鉴频鉴相器(ncPFD)的基础上提出了一种双边鉴频鉴相器，采用双边鉴相机制来提高鉴频鉴相器鉴相速度，即在输入信号的上升和下降沿都产生up/dn信号。这样在输入信号的一个周期内进行两次鉴相，在其上升和下降沿都会输出up/dn信号脉冲，因而充放电速度几乎是单边鉴频鉴相器的两倍，相当于将鉴频鉴相器的增益提高一倍。
虽然本发明提出的双边鉴相器具有鉴频鉴相速度快、增益高、减小相位误差积累、功耗小、电路结构简单的优点，但是同时也存在稳态噪声大的缺陷。由于双边鉴频鉴相器在输入参考信号的上升，下降沿同时鉴相，理想情况下，当环路锁定时，输入信号和反馈信号的上升，下降边都将对齐，只有很小的稳态相差和相位噪声。但事实上，反馈信号的占空比一般并不是50％，即使使用D触发器进行2分频或者利用占空比调节器进行调节，也不可能达到绝对的50％的占空比。也就是说，实际上不可能同时保证输入信号和反馈信号的上升，下降边都很好的对齐。因此本发明在双边鉴频鉴相器的基础上，又提出了一种自调节双边鉴频鉴相器结构，其设计思想是在双边鉴频鉴相器电路结构基础上，加入适当的延迟单元和控制单元，使双边鉴频鉴相机制在输入信号相位误差较小时自动转入单边鉴相机制。从而使电路既拥有了在大相差时工作速度快的优点，又在小相差时，避免了双边鉴相机制为了要求双边对齐，结果使稳态相差和相位噪声大的缺点。
本发明的技术方案如下双边鉴频鉴相器(biPFD)，包括上升边鉴频鉴相器(upPFD)的两个半电路鉴频鉴相逻辑模块一上升边鉴频鉴相逻辑模块，还包括一个下降边鉴频鉴相器(dnPFD)的两个半电路鉴频鉴相逻辑模块一下降边鉴频鉴相逻辑模块，该下降边鉴频鉴相逻辑模块与所述上升边的鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器的上、下半电路鉴频鉴相逻辑模块一双边鉴频鉴相逻辑模块。该上、下半电路的双边鉴频鉴相逻辑模块输出端与一个由组合逻辑构成的输出逻辑模块相连，所述输出逻辑模块将上半电路双边鉴频鉴相逻辑模块和下半电路双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作，使得在输入信号的上升边和下降边都产生正比于两输入信号相差的up/dn信号。
所述上升边鉴频鉴相逻辑模块可以由nc-stage构成。所述nc-stage可以是由两个NMOS管和一个PMOS管串联构成。PMOS管的源极接电源，漏极与一个NMOS管的漏极相连，此NMOS管的源极与另一个NMOS管的漏极相连，另一个NMOS管的源极接地；与PMOS管相连的NMOS的栅极接鉴频鉴相器的一个输入，PMOS管和另一个NMOS管的栅极接鉴频鉴相器的另一个输入。
所述下降边鉴频鉴相逻辑模块可以由pc-stage构成。所述pc-stage由两个PMOS管和一个NMOS管串联构成。NMOS管的源极接地，漏极与一个PMOS管的漏极相连，此PMOS管的源极与另一个PMOS管的漏极相连，另一个PMOS管的源极接电源；与NMOS管相连的PMOS的栅极接鉴频鉴相器的一个输入，NMOS管和另一个PMOS管的栅极接鉴频鉴相器的另一个输入。
为达到自调节的功能，所述的双边鉴频鉴相器，在上、下半电路的双边鉴频鉴相逻辑模块和输入信号之间接有由延迟单元构成的输入延迟模块；在上下半电路双边鉴频鉴相逻辑模块的输出端与输出逻辑模块之间接有由延迟单元构成的输出延迟模块；输入延迟模块控制输入信号的延迟，与输出延迟模块一同控制输出信号up和dn脉冲重叠部分的大小；输出延迟模块调节上、下半电路双边鉴频鉴相逻辑模块输出信号输入输出逻辑模块的延迟时间，进而控制所述鉴频鉴相器在小相差时转入单边鉴频鉴相，输出延迟模块的延迟时间决定所述鉴频鉴相器何时转入单边鉴频鉴相。
构成输入延迟模块的延迟单元可以为反相器链，各反相器串联，个数为2m；构成输出延迟模块的延迟单元可以为反相器链，各反相器串联，个数为2n；其中m、n为自然数，m与n相等或不相等；所述输出逻辑模块可以为二与非门。
锁相环，包括鉴频鉴相器、环路滤波器和压控振荡器，所述鉴频鉴相器采用本发明的双边鉴频鉴相器或自调节双边鉴频鉴相器。
双边鉴频鉴相器的全电路结构框图见图3(b)，利用nc-stage和pc-stage同时工作，在输入信号的上升沿和下降沿都产生up/dn脉冲信号，大大提高了鉴频鉴相器的增益，加快了鉴频鉴相的速度。图4是双边鉴频鉴相器的鉴相波形。图4(a)是输入大相位误差时的鉴相波形，图4(b)是输入小相位误差时的鉴相波形。
自调节双边鉴频鉴相器的全电路结构框图见图5，包含两个由nc-stage和pc-stage构成的上下半电路双边鉴频鉴相逻辑模块，由延迟单元构成的输入延迟模块，由延迟单元构成的输出延迟模块和组合逻辑构成的输出逻辑模块。输入信号为ref和fb，输出up和dn信号。输入延迟模块控制输入信号的延迟，与输出延迟模块一同控制输出信号up和dn脉冲重叠部分的大小；输出延迟模块通过输出延迟来调节上下半电路双边鉴频鉴相逻辑模块输出信号输入输出逻辑模块的发生时间，进而控制双边鉴频鉴相器在小相差时转入单边鉴频鉴相。输出延迟模块的延迟时间决定双边鉴频鉴相器何时转入单边鉴频鉴相。输出逻辑模块将延迟调节后的脉冲信号求值得到最终输出信号up和dn。
本发明提出的自调节双边鉴频鉴相器可达到的电路性能与其他鉴频鉴相器的性能比较见图6。由图中的曲线可以明显得出自调节双边鉴频鉴相器在大相差时，速度接近双边鉴频鉴相器；当相差较小时，接近nc级鉴频鉴相器，稳态相差和相位噪声较小，“无”鉴相死区。电路性能很理想。
综上，本发明提出的双边鉴频鉴相器具有鉴频鉴相速度快、增益高、减少相位误差累积、功耗小、电路结构简单的优点；本发明的自调节双边鉴频鉴相器，在鉴频过程和大相位误差时，进行双边鉴频鉴相，而当相位误差减小到一定程度以后，就自动变为单边鉴相，这样使自调节鉴频鉴相器具有鉴频鉴相速度快、增益高、减少相位误差累积、功耗小、“无”鉴相死区、稳态相差小、相位噪声小、电路结构简单的优点。同时采用本发明提出的双边鉴频鉴相器的锁相环，具有收敛速度快、稳态相差小、功耗小等优点。
图1为上升边鉴频鉴相器(upPFD)的电路图；图2为下降边鉴频鉴相器(dnPFD)的电路图；图3(a)为本发明的双边鉴频鉴相器的半电路结构图；图3(b)为本发明的双边鉴频鉴相器的全电路结构框图；图4(a)为本发明的双边鉴频鉴相器在大相位误差下的鉴相波形；图4(b)为本发明的双边鉴频鉴相器在小相位误差(0.5ns)下的鉴相波形；
图5为本发明的自调节双边鉴频鉴相器全电路结构框图；图6为本发明的双边鉴频鉴相器及自调节双边鉴频鉴相器与其他鉴频鉴相器鉴相性能比较曲线图；图7为本发明的自调节双边鉴频鉴相器的电路结构图，图中11-上半电路，12-下半电路，13、19-nc-stage，14、18-pc-stage，15、20-输入延迟模块，16、21-输出延迟模块，17、22-输出逻辑模块；图8为本发明的自调节双边鉴频鉴相器的波形示意图；图9(a)为本发明的自调节双边鉴频鉴相器在大相位误差下的鉴相波形；图9(b)为本发明的自调节双边鉴频鉴相器在小相位误差(0.5ns)下的鉴相波形；图10为本发明的自调节双边鉴频鉴相器在π相差下的鉴相波形；图11为采用本发明的自调节双边鉴频鉴相器的锁相环电路结构框图；图12为采用本发明的自调节双边鉴频鉴相器的锁相环环路仿真结果；
具体实施例方式实施例1双边鉴频鉴相器nc级鉴频鉴相器由nc-stage构成上下半电路的鉴频鉴相逻辑模块。利用nc-stage输入为”1””0”时输出保持的特点，在nc级鉴频鉴相器的结构基础上稍加改动就可以构成上升边鉴频鉴相器(upPFD)，其电路图如图1所示，包括两个半电路鉴频鉴相逻辑模块-上升边鉴频鉴相逻辑模块。上升边鉴频鉴相器在输入信号的上升沿产生正比于两输入信号相差的up/dn信号。与nc-stage对应，采用两个PMOS管和一个NMOS管串联就构成pc-stage模块，pc-stage的“0”“1”保持特点易于形成下降边鉴频鉴相的功能。利用两个pc-stage做鉴频鉴相逻辑模块可以构成下降边鉴频鉴相器(dnPFD)，其电路图如图2所示，包括两个半电路鉴频鉴相逻辑模块-下降边鉴频鉴相逻辑模块。顾名思义，下降边鉴频鉴相器在输入信号的下降沿产生up/dn信号。上升边鉴频鉴相器和下降边鉴频鉴相器都是单边鉴频鉴相机制。
将下降边鉴频鉴相逻辑模块与上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器的上、下半电路鉴频鉴相逻辑模块一双边鉴频鉴相逻辑模块，在每个半电路中采用nc-stage和pc-stage并联。如图3(a)所示为双边鉴频鉴相器半电路结构图；如图3(b)所示，为双边鉴频鉴相器的全电路结构框图；该上、下半电路的双边鉴频鉴相逻辑模块输出端与一个由组合逻辑构成的输出逻辑模块相连，所述输出逻辑模块将上、下半电路的双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作使得在输入信号的上升边和下降边都产生正比于两输入信号相差的up/dn信号。
双边鉴频鉴相器利用nc-stage和pc-stage同时工作，在输入信号的上升沿和下降沿都产生up/dn脉冲信号，大大提高了鉴频鉴相器的增益，加快了鉴频鉴相的速度。图4是双边鉴频鉴相器的鉴相波形。图4(a)是输入大相位误差时的鉴相波形，图4(b)是输入小相位误差时的鉴相波形。
实施例2自调节双边鉴频鉴相器自调节双边鉴频鉴相器的结构框图见图5，是在实施例1所述双边鉴频鉴相器基础上的进一步改进，包含两个由nc-stage和pc-stage构成的上下半电路的双边鉴频鉴相逻辑模块，由延迟单元构成的输入延迟模块，由延迟单元构成的输出延迟模块和由组合逻辑构成的输出逻辑模块。输入信号为ref和fb，输出up和dn信号。输入延迟模块控制输入信号的延迟，与输出延迟模块一同控制输出信号up和dn脉冲重叠部分的大小；输出延迟模块调节上下半电路的双边鉴频鉴相逻辑模块输出信号输入输出逻辑模块的时间，进而控制双边鉴频鉴相器在小相差时转入单边鉴频鉴相。输出延迟模块的延迟时间决定双边鉴频鉴相器何时转入单边鉴频鉴相。输出逻辑模块将调节后的脉冲信号求值得到最终输出信号up和dn。
自调节双边鉴频鉴相器的具体电路如图7所示。全电路由上下两个半电路11和12构成，两个半电路分别产生up和dn信号。其中每个半电路又分别由5个部分构成nc-stage(13、19)，pc-stage(14、18)，输入延迟模块(15、20)，输出延迟模块(16、21)，输出逻辑模块(17、22)。
以上半电路为例说明电路的连接关系输入延迟模块15由2m个反相器串联构成，输入信号ref经2m个反相器生成输入延迟模块15的输出ref，nc-stage 13由一个PMOS管(MP1)和两个NMOS管(MN1和MN2)串联构成，其中MP1与MN2的栅极接输入信号ref，MN1栅极接下半电路输入延迟模块20的输出信号fb，MP1和MN1的漏端相连输出信号x1，x1经过一个反相器反相后的信号x2即为nc-stage的输出；pc-stage14由两个PMOS管(MP2和MP3)和一个NMOS管MN3串联构成，其中MP2和MN3的栅极接上半电路输入延迟模块15的输出信号ref’，MP3的栅极接下半电路输入延迟模块20的输出信号fb’，MP3和MN3的漏端相连信号x3，即pc-stage14的输出；输出延迟模块16由2n个反相器串联构成，x3作为输出延迟模块的输入信号，经输出延迟模块16输出信号x4信号x4与nc-stage输出信号x2共同作为输出逻辑模块17的输入信号接入一个二与非门的输入，此二与非门的输出即输出逻辑模块17的输出信号，也即上半电路的输出信号up。与之类似，下半电路的结构与上半电路的结构是对称的。
针对图7的电路，我们从电路的具体波形图上来说明此自调节双边鉴频鉴相器是如何完成自动调节的双边鉴频鉴相功能的。图8给出在正相差的情况下图7所示电路中各个节点的波形图，图中的虚线和点画线表示边沿之间的依赖关系，虚线或点画线箭头所指向的边沿是由其起端的边沿触发的。
以一个鉴相周期为例，设ref信号和fb信号周期均为T，ref比fb相位超前 ref上升边对应的时刻为tr，fb上升边对应时刻为tf，则ref下降边时刻为tr+T，fb下降边时刻为tf+T，且有 同时假设反相器门延时为τ1，nc-stage和pc-stage的门延时均为τ2。图中为了说明的需要，故意将门延时画得比较大。
由于ref’和fb’分别由ref和fb经2m级反相器延时得到，所以ref’上升边时刻为tr+2mτ1，下降边时刻为tr+T+2mτ1，而fb’上升边时刻为tf+2mτ1，下降边时刻为tf+T+2mτ1。
在图7的上半电路中，nc-stage的两个输入信号为ref和fb’。ref为0时，MP1导通，x1为1；当ref从0上升为1时，MP1截止，MN2导通，由于fb’仍为0，MN1截止，不对x1节点充放电，因此x1保持为1；直到fb’也从0上升为1后，MN1、MN2均导通，而MP1截止，x1节点放电，x1将从1下降为0，也就是说x1下降边是由fb’的上升边触发的，因此x1下降边时刻为tf+2mτ1+T2。接着，当ref又从1下降为0时，MP1导通，MN1导通，MN2截止，x1节点充电，x1从0上升为1，即x1的上升边由ref下降边触发，因此x1上升边时刻为tr+T+τ2。当fb’从1也降为0时，MN1截止，MP1导通，MN2截止，x1仍保持为1，直到下一个鉴相周期开始。x2由x1经一级反相器反相得到，因此x2的上升、下降边分别对应x1的下降、上升边，x2上升边时刻为tf+2mτ1+τ2+τ1＝tf+(2m+1)τ1+τ2，下降边时刻为tr+T+τ1+τ2。pc-stage的两输入信号为ref’和fb’。ref’和fb’均为0时，MP2、MP3导通，MN3截止，x3为1；当ref’从0上升为1时，MN3导通，MP2截止，MP3导通，x3节点放电，x3从1下降为0，即x3下降边由ref’上升边触发，因此x3下降边时刻为tr+2mτ1+τ2；当fb’也从0上升为1时，MP2、MP3截止，MN3导通，x3仍保持为0接着ref’又从1下降为0，MP2导通，MN3截止，由于fb’仍为1，MP3截止，不对x3节点充放电，因此x3保持为0；直到fb’也从1下降为0时，MP2、MP3导通，MN3截止，x3节点充电，x3从0上升为1，即x3的上升边由fb’的下降边触发，因此x3上升边时刻为tf+T+2mτ1+τ2。X4由x3经两2n(n＞＝1)级反相器延迟得到，因此x4下降边时刻为tr+2(n+m)τ1+τ2，上升边时刻为tf+T+2(n+m)τ1+τ2。这样，我们就得到了与非门两个输入信号x2和x4的上升、下降边对应的时刻，由与非门的功能可知，在两信号的低电平重叠部分，将输出up信号脉冲。从图8可以看出，在一个鉴相周期内，x2和x4存在两部分低电平重叠，第一部分由x4的下降边和X2的上升边决定，间隔为[tf+(2m+1)τ1+τ2]-[tr+2(n+m) 第二部分由x2的下降边和x4的上升边决定，间隔为 (2n+2m-1)τ1。因此，up信号将有两个脉冲，宽度分别为 和 t+(2n+2m-1)τ1，前者对应上升边鉴相，后者对应下降边鉴相。对下半电路，采用同样的分析方法，可以得到与非门的两个输入信号中，x6的下降边时刻为tf+2(n+m)τ1+τ2，上升边时刻为tf+T+2(n+m)τ1+τ2；x8的上升边时刻为tf+τ1+τ2，下降边时刻为tf+T+τ1+τ2。由于x6的下降边比x8的上升边出现得晚(间隔(2n+2m-1)τ1)，所以x6和x8之间仅有一部分低电平重叠，间隔为[tf+T+2(n+m)τ1+τ2]-(tf+T+τ1+τ2)＝(2n+2m-1)τ1，这一点从图8中就可以看出来。因此，在下降边将输出一个宽度为(2n+2m-1)τ1的dn信号脉冲。由上面的分析可知，在一个鉴相周期内，这种自调节双边鉴频鉴相器将在输入参考信号的上升边和下降边分别输出一个宽度为 和 τ1的up脉冲，同时会在输入参考信号的下降边也输出一个宽度为(2n+2m-1)τ1的dn脉冲。这样，随着ref信号和fb信号之间的相差 的减小，输出的两个up脉冲也将随之减小，而dn脉冲保持(2n+2m-1)τ1的宽度不变。当相差减小到 ≤(2n-1)τ1时，上升边的up脉冲将消失，而下降边的up脉冲仍然存在，dn脉冲不变。图9(a)和图9(b)分别给出了这种自调节双边鉴频鉴相器在大相差和小相差下的鉴相波形图。由图中可以清楚地看出，在大相位误差的情形下，这种自调节双边鉴频鉴相器进行双边鉴相；而当相差小到一定程度以后，就变为单边鉴相。进入单边鉴相以后，自调节双边鉴频鉴相器在下降边输出一个 1(此仿真中m＝1，n＝1)宽的up脉冲和一个3τ1宽的dn脉冲，因此实际对电荷泵的有效充电时间为 正好等于ref信号和fb信号之间的相差。
事实上，当我们选择输出延迟模块所包含的反相器的数目就可以对这种鉴频鉴相器何时转为单边(下降边)鉴相进行控制。前面我们得出了双边鉴相转单边鉴相的临界条件 n为图3中pc-stage输出端串接的反相器对数(也可以用其它延迟单元代替)。只要增加反相器对数，就可以使得自调节双边鉴频鉴相器在更大的相位误差下进入下降边鉴相。如果在图7中pc-stage输出端不接反相器对，而是在nc-stage输出端串接反相器对(或延迟单元)的话，那么小相差下，自调节鉴频鉴相器将自动变为上升边鉴相，其工作原理完全相同。
相位和鉴相特性由上一部分的分析结果知道，当ref信号和fb信号频率相同且ref信号相位超前时，无论ref和fb之间的相位误差为多少，都会在下降边输出一个恒定宽度的dn信号脉冲，在输入延迟单元反相器对数为m，pc-stage后接反相器对数为n时，脉冲宽度为(2n+2m-1)τ1，其中τ1为一级反相器门延迟的时间。反之，当fb信号相位超前时，同样也会在下降边输出一个宽度为(2n+2m-1)τ1的up脉冲。实际当ref信号和fb信号相位相同时，在下降边up信号和dn信号都同样存在一个宽度为(2n+2m-1)τ1的小脉冲。事实上，这个小脉冲对锁相环路的锁定是有益的。
实际上，PLL电路的另一个重要部件一电荷泵，其本身也存在一个死区，只有当输入的up或dn信号脉冲的幅度和宽度达到一定水平时，才能有效地打开相应的电流开关，使电荷泵对环路滤波器进行充放电。如果鉴频鉴相器鉴相精度极高，输出的up或dn信号脉冲就等于ref信号和fb信号的相差，那么在相差很小时，输出的up或dn信号脉冲也将很小，根本不足以使电荷泵开启，只有当相差积累到一定程度，输出的up或dn信号脉冲大于电荷泵的死区以后，才能使电荷泵正常工作，也就是说相差的一部分将用于开启电荷泵。因此，这样的高鉴相精度在实际环路中根本体现不出来，反而成了一个缺陷。本发明提出的自调节双边鉴频鉴相器在小相差时将自动转成单边鉴相，up和dn信号均有脉冲输出，且两脉冲之差正好等于ref信号和fb信号间的相差。也就是说，up和dn信号之间存在重叠，如果这个重叠部分恰好能使电荷泵开启的话，那么它们不重叠的部分(就等于ref信号和fb信号间的相差)将全部用于对环路滤波器的充放电。这样只要ref信号和fb信号间存在相差，这个相差就会全部转化为对环路滤波器的充放电。即使up和dn信号的重叠部分大于电荷泵的死区，也会因为电荷泵上下支路的同时导通而互相抵消。
对up、dn信号重叠部分的大小可以通过两种途径进行调节，一是改变pc-stage后接反相器对(延迟单元)的数量，另一种方法是增加输入端串接的反相器对数。重叠部分既不宜太小，也不能太大。太小将不能使电荷泵有效开启；而太大的话，一方面会增加无用功耗(跟ncPFD一样)，另一方面，由于实际中电荷泵存在匹配的问题，即使up、dn信号完全相同，也会由于上下支路电流的细微差别导致无法完全抵消，进而将有部分电流流入或流出环路滤波器，导致控制电压的改变，最终反映在稳态相差的增大上，因此，up、dn信号重叠部分的增大会引起环路稳态相差的增加。所以，对pc-stage后接反相器对数(延迟单元)的选择必须根据环路性能的要求仔细设计。
另外自调节双边鉴频鉴相器可以有效的防止π相位死锁。死锁即当输入信号ref和fb若使得输出up和dn始终保持低电平，使电荷泵无法工作，环路状态不会变化，称为“死锁”。对自调节双边鉴频鉴相器，当ref信号和fb信号反相时，以上半电路为例，输入nc-stage的两个信号ref信号和fb’信号，这两个信号之间存在部分高电平重叠和低电平重叠，从而nc-stage将输出与ref信号波形相反的x1信号，经过一级反相器后，得到与ref信号相同的x2信号。而输入pc-stage的两个信号为ref’信号和fb’信号，它们分别是ref信号和fb信号经过2m级反相器延迟得到的信号，因此ref’信号和fb’信号之间相差也恰好为π相位，几乎不存在高电平重叠和低电平重叠。这样输入pc-stage的将是相位相反的两个信号，pc-stag的输出x3信号将一直保持低电平，经过2n级反相器延迟后得到的x4信号也一直为低电平。结果或非门的两个输入信号x2和x4，一个与ref信号波形相同，另一个为低电平，经过与非门后，将输出与ref信号恰好反相的up信号。同理，下半电路将输出与fb信号反相的dn信号。由于ref信号和fb信号反相，因此输出的up信号和dn信号也将反相，从而避免了π相位死锁(见图10)。
功耗特性nc级鉴频鉴相器(ncPFD)通过输出交叠的up信号和dn信号对电荷泵进行充放电，由其相互抵消的方法来实现对压控振荡器的控制。即使是在输入信号相位误差很小的时候，up信号和dn信号的脉冲宽度都保持在ref信号或fb信号的半周期左右。这一点是十分有害的，因为当锁相环系统趋于锁相后，up信号和dn信号将一直处于这种状态，也就是说up信号和dn信号一直以相同大小的脉冲同时充电和放电，这使环路功耗浪费严重。功耗的增加必将导致温度的增加，特别会影响到紧接的压控振荡器中的器件特性，而压控振荡器又是最怕受影响的单元，它的器件恶化将导致整个锁相环系统的噪声特性极大变坏，jitter过大。
在自调节双边鉴频鉴相器系统中，由于dn信号和up信号之间重叠可以通过延迟电路的优化调节(见相位和鉴相特性部分)，重叠很小，只存在开关的瞬间有一定的电流脉冲，从而极大的减小了功耗。
实施例3锁相环采用自调节双边鉴频鉴相器的锁相环电路结构框图见图11。锁相环电路，包括自调节鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，所采用的自调节双边鉴频鉴相器为实施例2所述的鉴频鉴相器。
仿真结果验证采用5V1.2μm标准CMOS工艺环境对图11所示锁相环电路仿真。图12给出了采用自调节双边鉴频鉴相器的锁相环环路收敛的仿真结果。从图中可以看出，当环路趋于锁定时，此结构锁相环自动转为单边(下降边)鉴相，收敛时间小于7μs，稳态相差保持在120ps左右，上下只有几个ps的波动。这个波动是环路相位噪声的反应。功耗约为16mW。
权利要求
1.鉴频鉴相器，包括上升边鉴频鉴相器两个半电路的鉴频鉴相逻辑模块-上升边鉴频鉴相逻辑模块，其特征在于还包括下降边鉴频鉴相器两个半电路的鉴频鉴相逻辑模块-下降边鉴频鉴相逻辑模块，该下降边鉴频鉴相逻辑模块与所述上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器的上、下半电路的鉴频鉴相逻辑模块一双边鉴频鉴相逻辑模块，该上、下半电路的双边鉴频鉴相逻辑模块输出端与一个由组合逻辑构成的输出逻辑模块相连，所述输出逻辑模块将上、下半电路的双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作使得在输入信号的上升边和下降边都产生正比于两输入信号相差的up/dn信号。
2.如权利要求1所述的鉴频鉴相器，其特征在于所述上升边鉴频鉴相逻辑模块由nc-stage构成。
3.如权利要求2所述的鉴频鉴相器，其特征在于所述nc-stage是由一个PMOS管和两个NMOS管组成，PMOS管的源极接电源，漏极与一个NMOS管的漏极相连，此NMOS管的源极与另一个NMOS管的漏极相连，另一个NMOS管的源极接地；与PMOS管相连的NMOS的栅极接鉴频鉴相器的一个输入，PMOS管和另一个NMOS管的栅极接鉴频鉴相器的另一个输入。
4.如权利要求3所述的鉴频鉴相器，其特征在于所述下降边鉴频鉴相逻辑模块由pc-stage构成，所述pc-stage出两个PMOS管和一个NMOS管构成，NMOS管的源极接地，漏极与一个PMOS管的漏极相连，此PMOS管的源极与另一个PMOS管的漏极相连，另一个PMOS管的源极接电源；与NMOS管相连的PMOS的栅极接鉴频鉴相器的一个输入，NMOS管和另一个PMOS管的栅极接鉴频鉴相器的另一个输入。
5.如权利要求1或2或3或4所述的鉴频鉴相器，其特征在于在上、下半电路的双边鉴频鉴相逻辑模块与输入端之间接有由延迟单元构成的输入延迟模块；在上、下半电路的双边鉴频鉴相逻辑模块的输出端与输出逻辑模块之间接有由延迟单元构成的输出延迟模块；输入延迟模块控制输入信号的延迟，与输出延迟模块一同控制输出信号up和dn脉冲重叠部分的大小；输出延迟模块调节上、下半电路的双边鉴频鉴相逻辑模块输出信号输入输出逻辑模块的时间，进而控制所述鉴频鉴相器在小相差时转入单边鉴频鉴相，输出延迟模块的延迟时间决定所述鉴频鉴相器何时转入单边鉴频鉴相。
6.如权利要求5所述的鉴频鉴相器，其特征在于构成输入延迟模块的延迟单元为反相器链，各反相器串联，个数为2m；构成输出延迟模块的延迟单元为反相器链，各反相器串联，个数为2n；其中m、n为自然数，m与n相等或不相等；所述输出逻辑模块为二与非门。
7.锁相环，包括鉴频鉴相器、环路滤波器和压控振荡器，其特征在于所述鉴频鉴相器为权利要求1或2或3或4所述的鉴频鉴相器。
8.锁相环，包括鉴频鉴相器、环路滤波器和压控振荡器，其特征在于所述鉴频鉴相器为权利要求5所述的鉴频鉴相器。
9.锁相环，包括鉴频鉴相器、环路滤波器和压控振荡器，其特征在于所述鉴频鉴相器为权利要求6所述的鉴频鉴相器。
全文摘要
本发明提供了一种双边鉴频鉴相器及采用该鉴频鉴相器的锁相环。双边鉴频鉴相器，包括上升边鉴频鉴相逻辑模块，还包括下降边鉴频鉴相逻辑模块，下降边鉴频鉴相逻辑模块与上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器上下半电路的鉴频鉴相逻辑模块一双边鉴频鉴相逻辑模块，双边鉴频鉴相逻辑模块输出端与输出逻辑模块相连，输出逻辑模块将上半电路双边鉴频鉴相逻辑模块和下半电路双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作，使得在输入信号的上升边和下降边都产生正比于两输入信号相差的up/dn信号。本发明的双边鉴频鉴相器鉴频鉴相速度快、增益高、减少相位误差累积、功耗小、电路结构简单，锁相环收敛速度快、稳态相差小、功耗小。
文档编号H03L7/08GK1494218SQ02158590
公开日2004年5月5日 申请日期2002年12月26日 优先权日2002年12月26日
发明者吉利久, 窦训金, 陈中建, 冯文楠, 葛岩, 贾嵩, 刘飞, 刘凌 申请人:北京大学