专利名称：驱动电路的制作方法
技术领域：
本发明涉及一种采用晶体管的驱动电路，更具体地说，涉及一种能以高速度进行大幅度输出的驱动电路。
背景技术：
作为用于光调制器激励器、激光驱动器和大幅度逻辑接口的半导体集成电路，希望能实现直流高速运行和大幅度驱动的宽带、高输出放大器。此外，作为用于无线系统的功率放大器，也希望能实现高频运行和大幅度驱动的高速、高输出放大器。本发明涉及实现这种放大器的电路配置。
图15表示采用具有源极接地电路的场效应晶体管(以下将称其为FET)的常规驱动电路输出级的配置。附图标记GND表示地；Vdd表示正电源电压；Vin表示输入信号电压；Vout表示输出信号电压；T1表示场效应晶体管；R1表示电阻器。
附图标记Vds表示该场效应晶体管的漏极到源极的电压；Vdsmax和Vdsmin表示Vds的最大和最小设计值。设Vdsbd是场效应晶体管的漏极到源极的正向击穿电压，那么Vdsmax＜Vdsbd一定成立。设Vgd是栅极到漏极的电压、Vgdmax和Vgdmin是Vgd的最大和最小设计值、而Vgdbd是场效应晶体管的栅极到漏极的反向击穿电压，那么Vgdmin＞Vgdbd一定成立。
在现有技术中，选取一个FET的Vds中的变化的Vdsmax-Vdsmin作为源极接地电路中的驱动电路的输出级的输出幅度。也就是说，不能输出具有比Vdsmax-Vdsmin幅度大的Vout。这也应用到采用双极晶体管的发射极接地电路中。
根据日本已公开专利No.3-73917(见附图15)，适当地设置电源偏压。当将栅极-源极电压Vgs设置为两个串联连接的场效应晶体管输出级的高电平Vgsmax时，可以将漏极-源极电压Vds设置为低电平Vdsmin。当Vgs被设置为低电平Vgsmin时，可以将Vds设置为高电平Vdmax。当输入信号速度十分低时，可以由两个晶体管平均分配应用到两个串联晶体管的总电压，并且能输出信号的幅度是由一个晶体管输出的幅度的两倍。
图16表示在日本已公开专利No.3-73917中披露的驱动电路的输出级的配置。在该配置中，晶体管T1和T2在电源电压Vdd和地GND之间串联连接。将输入信号电压Vin同时应用到晶体管(FET)T1和T2的栅电极。
在日本已公开专利No.3-73917披露的技术中，两个FET的栅电极的驱动时间彼此基本一致。如果输入高速信号，就会破坏两个FET之间的电压平衡，并且电压容易超过晶体管的击穿电压。(因为该电压容易超过击穿电压)。
设τ是由一个晶体管形成的倒相器的延迟时间，倒相器独有的上升和下降时间由2τ表示。设输入与上升/下降时间2τ相应的高速信号，当两个串联连接的晶体管T1和T2从OFF变为ON时，下面的晶体管T1的栅极电压Vg1从低电平(Vg1off)变为高电平(Vg1on)(图17A)。在晶体管T1的延迟时间τ后，晶体管T1的Vds从Vdsmax变为Vdsmin(图17B)。
这意味着上面的晶体管T2的栅极电压Vg2(图17C)从高电平变为低电平后，源极电位Vs2(图17B)在时间τ从高电平Vs2max＝Vdsmax变为低电平Vs2min＝Vdsmin。
如图17D所示，由于从Vg2到Vs2的延迟，在晶体管T2的栅极-源极电压Vgs2中出现大的负极性下冲(undershoot)。当晶体管T2的栅极-源极电压从OFF变为ON时，晶体管T1的时间延迟大约为2τ。
因此，在从OFF变为ON中，很大程度上破坏了晶体管T1和T2之间的栅极-源极电压的电压分配平衡。如图17E和17F所示，在晶体管T2的漏极-源极电压Vds2和栅极-漏极电压Vgd2中出现大的下冲。电压容易超过击穿电压。
注意，下冲意思是在与变化开始时的变化相反的方向出现的尖峰。过冲(overshoot)意思是在与变化结束时的变化相同的方向出现的尖峰。
发明内容
本发明的主要目的是提供一种驱动电路，其在串联连接的三端子有源元件的使用中能响应输入信号以高速度进行工作。
为了达到上述目的，根据本发明，提供一种驱动电路，包括第一和第二串联连接的三端子有源元件，所述第一和第二三端子有源元件的每一个具有放大功能和第一、第二和第三电极，每一个三端子有源元件的第二和第三电极在第一和第二电位之间串联连接；以及，接收相同输入信号的第一和第二延迟装置，其中，将所述第一和第二延迟装置的输出连接到所述第一和第二三端子有源元件的第一电极，所述第二延迟装置的延迟量大于所述第一延迟装置的延迟量，而所述第一延迟装置的延迟量是包括零的有限值。
根据本发明，将所述第一延迟装置的输出连接到所述第一三端子有源元件的第一电极。将所述第二延迟装置的输出连接到所述第二三端子有源元件的第一电极。将所述第二延迟装置的延迟量设置为大于所述第一延迟装置的延迟量，并将所述第一延迟装置的延迟量设置为包括零的有限值。根据第一三端子有源元件的第一电极的驱动定时来延迟第二三端子有源元件的第一电极的驱动定时。当输入高速信号时，几乎不破坏两个三端子有源元件之间的电压平衡。从而减少了第二三端子有源元件的第二和第三电极之间的电压中的下冲，和第三和第二电极之间的电压中的下冲。电压几乎不超过击穿电压。
图1是表示根据本发明实施例的驱动电路的主要部件的电路图；图2A到2C是表示驱动电路中的各个部分的波形的波形图。
图3A到3F是表示驱动电路中高速运行的波形图；图4是表示三个晶体管串联连接的驱动电路的主要部件的电路图；图5是表示图1的驱动电路中的延迟装置的具体配置例子的电路图；图6是表示图4的驱动电路中的延迟装置的具体配置例子的电路图；图7是表示图1的驱动电路的改进的电路图；
图8是表示电流开关驱动电路的第一配置例子的电路图；图9是表示电流开关驱动电路的第二配置例子的电路图；图10是表示应用了电平移动二极管(level shift diode)的第一配置例子的电路图；图11是表示应用了电平移动二极管的一个配置例子的电路图；图12是表示应用了电平移动二极管的第二配置例子的电路图；图13是表示应用了电平移动二极管的第三配置例子的电路图；图14是是表示应用了电平移动二极管的另一配置例子的电路图；图15是表示常规驱动电路的主要部件的电路图；图16是表示日本已公开专利No.3-73917中披露的驱动电路的主要部件的电路图；图17A到17F是表示日本已公开专利No.3-73917中披露的驱动电路中高速运行的波形图。
具体实施例方式
图1是表示根据本发明实施例的驱动电路的主要部件。图1所示的电路是两个FET串联连接的输出级的配置例子。附图标记T1和T2表示晶体管(FET)；DL1和DL2表示延迟装置；R1表示电阻器；GND表示地；Vdd表示正电源电压；Vg1和Vg2表示晶体管T1和T2对地的栅极电压；Vgs1和Vgs2表示晶体管T1和T2到源极的栅极电压；Vgd1和Vgd2表示晶体管T1和T2到漏极的栅极电压；Vds1和Vds2表示晶体管T1和T2到源极的漏极电压；Vout表示输出信号电压；Vin表示输入信号电压。
延迟装置DL1和DL2接收相同的输入信号电压Vin，并且将其输出端分别连接到晶体管T1和T2的栅极。将延迟装置DL2的延迟量设置为比延迟装置DL1的延迟量大，并且延迟装置DL1的延迟量是包括零的有限值(延迟量≥0)。
附图标记V1s表示在Vout的输出逻辑幅度；Vds1max和Vds2max表示与晶体管T1和T2的OFF状态相应的Vds的最大设计值；Vds1min和Vds2min表示与晶体管T1和T2的ON状态相应的Vds的最小设计值；Vgs1max和Vgs2max表示与晶体管T1和T2的ON状态相应的Vgs的最大设计值；Vgs1min和Vgs2min表示与晶体管T1和T2的OFF状态相应的Vgs的最小设计值；Vgd1max和Vgd2max表示与晶体管T1和T2的ON状态相应的Vgd的最大设计值；Vgd1min和Vgd2min表示与晶体管T1和T2的OFF状态相应的Vgd的最小设计值；Vg1on和Vg2on表示晶体管T1和T2导通所需的栅极电压Vg的下限值；Vg1off和Vg2off表示晶体管T1和T2截止所需的栅极电压Vg的上限值；Vouton表示与晶体管T1和T2同时为ON状态相应的Vout值；Voutoff表示与晶体管T1和T2同时为OFF状态相应的Vout值。
设Vdsbd是FET的漏极到源极的正向击穿电压，Vgdbd是栅极到漏极的反向击穿电压，并且Vgd1min和Vgd2min是晶体管T1和T2的栅极到漏极的最小电压值(负值)那么Vds1max＜VdsbdVds2max＜VdsbdVgd1min＝Vgs1min-Vds1max＞VgdbdVgd2min＝Vgs2min-Vds2max＞Vgdbd一定成立。
将具有相同电压的控制信号输入到具有如图2A所示的波形的Vgs1和Vgs2，以便同时使晶体管T1和T2导通或者截止。这时，如图2B所示(相位在图2A和2B之间相反)，晶体管T1和T2的电压Vds以Vds1max和Vds2max作为上限，以Vds1min和Vds2min作为下限来响应。如图2c所示，由于Vds1和Vds2彼此同步变化，Voutoff＝Vds1max+Vds2maxVouton＝Vds1min+Vds2min从第二晶体管T2的漏极端选取的输出信号电压的幅度ΔVout以ΔVds1＝Vds1max-Vds1minΔVds2＝Vds2max-Vds2min来定义，幅度ΔVout由ΔVout＝ΔVds1+ΔVds2来表示。
在该电路配置中，适当地设置电源偏压。当将栅极-源极电压Vgs设置为两个串联连接的晶体管T1和T2的输出级的高电平Vgsmax时，能将漏极-源极电压Vds设置为低电平Vdsmin。当将Vgs设置为低电平Vgsmin时，能将Vds设置为高电平Vdsmax。这与在日本已公开专利No.3-73917中披露的技术相似。
与在日本已公开专利No.3-73917中披露的技术相似，当输入信号速度十分低时，能由两个晶体管来平均分配应用到两个串联晶体管的总电压，并且能输出幅度是一个晶体管输出的幅度的两倍的信号。然而，在实施例中，与在日本已公开专利No.3-73917中披露的技术不同，将用于上面的晶体管T2的栅电极的驱动定时延迟。即使输入高速信号，几乎不破坏晶体管T1和T2之间的电压平衡，并且晶体管几乎不超过它们的击穿电压。(因为晶体管几乎不超过击穿电压)设τ是由一个晶体管形成的倒相器的延迟时间，倒相器独有的上升和下降时间由2τ表示。设将与上升/下降时间2τ相应的高速信号输入到通过合适的延迟装置DL1和DL2相对晶体管T1具有延迟τ的晶体管T2的栅极。
当两个串联连接的晶体管T1和T2从OFF变为ON时，下面的晶体管T1的栅极电压Vg1从低电平(Vg1off)变为高电平(Vg1on)(图3A)，在晶体管T1的开关时间τ后，晶体管T1的Vds从Vdsmax变为Vdsmin(图3B)。
上面的晶体管T2的栅极电压Vg2(图3C)从高电平变为低电平的时间相对于信号输入到晶体管T1的时间具有延迟τ。变化时间与晶体管T2的源极电位Vs2(图3B)从高电平Vs2max＝Vdsmax变为低电平Vs2min＝Vdsmin的时间一致。
如图3D所示，因为Vs2和Vg2的变化时间彼此一致，因此在晶体管T2的栅极-源极电压Vgs2中没出现下冲。晶体管T2的栅极-源极电压从OFF变为ON的时间延迟是τ，几乎是日本已公开专利No.3-73917的时间的一半。
因此，在从OFF变为ON中，来自晶体管T1和T2之间的栅极-源极电压的电压分配平衡的偏差几乎是一半。如图3E和3F所示，在晶体管T2的漏极-源极电压Vds2和栅极-漏极电压Vgd2中几乎不出现下冲，并且电压几乎不超过击穿电压。
在上述描述中，两个FETs是串联连接的(n＝2，n表示级数)。可以将这种配置扩展到多个FET的串联连接。图4表示三个FET的串联连接(n＝3)。在图4中，晶体管T3相对于源极的栅极电压Vgs3具有与图1所示的晶体管之间的电压相同的电压关系。将作为来自晶体管T3的漏极和负载电阻R1之间的节点的最终输出电压而获得的电压表示为晶体管T1、T2和T3的源极-漏极电压的和ΔVout＝ΔVds1+ΔVds2+ΔVds3图5表示图1所示的驱动电路的改进。在该例子中，在没有延迟装置DL1作媒介的情况下，直接将输入信号电压Vin应用到晶体管T21的栅电极。这种情况下，尽管没有说明延迟装置DL1的结构，但是延迟装置DL1的延迟量是零。在该例子中，将倒相器INV用作延迟装置DL2。
图5表示作为延迟装置的详细配置的驱动电路的配置例子。图5表示具有将两个FET用作串联连接的晶体管的输出级的驱动电路。
附图标记T11、T21和T22表示FET；R1和R2表示负载电阻器；GND表示地Vdd1和Vdd2表示正电源电压；Vg11、Vg21和Vg22表示T11、T21和T22对地的栅极电压；以及Vout1和Vout2表示驱动级和随后的输出级的输出信号电压。
在该电路中，附图标记V1s1和V1s2表示在Vout1和Vout2的输出逻辑幅度；Vds11max、Vds21max和Vds22max表示与晶体管T11、T21和T22的OFF状态相应的Vds的最大设计值；Vds11min、Vds21min和Vds22min表示与晶体管T11、T21和T22的ON状态相应的Vds的最小设计值；Vgs11max、Vgs21max和Vgs22max表示与晶体管T11、T21和T22的ON状态相应的Vgs的最大设计值；Vgs11min、Vgs21min和Vgs22min表示与晶体管T11、T21和T22的OFF状态相应的Vgs的最小设计值。
附图标记Vg11on和Vg21on表示晶体管T11、T21和T22同时导通所需的对地的栅极电压的上限，而Vg22on表示晶体管T11、T21和T22同时导通所需的对地的栅极电压的下限Vg11off和Vg21off表示晶体管T11、T21和T22同时截止所需的对地的栅极电压的下限，而Vg22off表示晶体管T11、T21和T22同时截止所需的对地的栅极电压的上限；Vout1on和Vout2on表示与晶体管T11、T21和T22同时为ON状态相应的Vout1和Vout2值；Vout1off和Vout2off表示与晶体管T11、T21和T22同时为OFF状态相应的Vout1和Vout2值。
这种情况下，Vg11on＞Vg11off、Vg21on＞Vg21off和Vg22on＜Vg22off成立。由于将T22的源极连接到T21的漏极，所以Vg22on＜Vg22off成立，并且当在与T21相同的时间T22导通时，T22的源极电位很大程度上变为负值。
设Vdsbd是FET的漏极到源极的正向击穿电压，Vgdbd是栅极到漏极的反向击穿电压，并且Vgd11min、Vgd21min和Vgd22min是晶体管T11、T21和T22的栅极到漏极的最小电压值(负值)那么Vds11max＜Vdsbd …(1-1)Vds21max＜Vdsbd …(1-2)Vds22max＜Vdsbd …(1-3)Vgd11min＝Vgs11min-Vds11max＞Vgdbd…(1-4)Vgd21min＝Vgs21min-Vds21max＞Vgdbd…(1-5)Vgd22min＝Vgs22min-Vds22max＞Vgdbd…(1-6)一定成立。
在该电路中，T11、T21和T22同时导通或者截止。通过对T11、T21和T22同时导通或者截止的情况应用基尔霍夫定律，下面的方程成立Vdd2-V1s2-Vds22min-Vds21min＝0…(1-7)Vdd2-Vds22max-Vds21max＝0 …(1-8)通过解方程(1-7)和(1-8)，下面的方程一定成立Vdd2＝Vds21max-Vds22max …(1-9)V1s2＝(Vds21max-Vds21min)+(Vds22max-Vds22min) …(1-10)下面的方程也成立Vg21on＝Vgs21max …(1-11)Vg21off＝Vgs21min …(1-12)Vg22on＝Vds21min+Vgs22max …(1-13)Vg22off＝Vds21max+Vgs22min…(1-14)
Vout2on＝Vdd2-V1s2 …(1-15)Vout2off＝Vdd2 …(1-16)根据方程(1-9)至(1-16)，如果给出Vds21max、Vds21min、Vds22max、Vds22min、Vgs21max、Vgs21min、Vgs22max和Vgs22min，就能得到Vdd2、V1s2、Vg21on、Vg21off、Vg22on、Vg22off、Vout2on和Vout2off。这时，根据方程(1-10)，在具有上述配置的驱动电路的输出级上的输出逻辑幅度V1s2是能由T21和T22单独输出的幅度Vds21max-Vds21min和Vds22max-Vds22min的和，因而大于每个晶体管的幅度。
通过对在驱动级上T11导通或者截止的情况应用基尔霍夫定律，下面的方程成立Vdd1-V1s1-Vds11min＝0 …(1-17)Vdd1-Vds11max＝0…(1-18)通过解方程(1-17)和(1-18)，下面的方程一定成立Vdd1＝Vds11max …(1-19)V1s1＝Vds11max-Vds11min …(1-20)下面的方程也成立Vg11on＝Vgs11max…(1-21)Vg11off＝Vgs11min …(1-22)Vout1on＝Vdd1-V1s1 …(1-23)Vout1off＝Vdd1 …(1-24)根据方程(1-19)至(1-24)，当给出Vds11max、Vds11min、Vgs11max、Vgs11min，就能得到Vdd1、V1s1、Vg11on、Vg11off、Vout1on和Vout1off。
考虑驱动和输出级的连接条件。为了设计一用于输入信号的系统，在驱动级上的T11的输入电压和在输出级上的T21的输入电压一定是共用的，该条件由下式给出Vg11on＝Vg21on …(1-25)Vg11off＝Vg21off…(1-26)下式给出了由通过驱动级在输出级上使T22导通或者截止的条件Vout1on＝Vg22on …(1-27)Vout1off≤Vg22off …(1-28)
具体设计例子如下。
Vds11max＝2.1V，Vds11min＝0.2VVds21max＝2.6V，Vds21min＝0.2VVds22max＝2.6V，Vds22min＝0.2VVgs11max＝0V，Vgs11min＝-0.5VVgs21max＝0V，Vgs21min＝-0.5VVgs22max＝0V，Vgs22min＝-0.5V在这种情况下，Vdd1＝2.1V，Vdd2＝5.2VV1s1＝1.9V，V1s2＝4.8VVg11on＝0V，Vg11off＝-0.5VVg21on＝0V，Vg21off＝-0.5VVg22on＝0.2V，Vg22off＝2.1VVout1on＝0.2V，Vout1off＝2.1VVout2on＝0.4V，Vout2off＝5.2V结果，V1s1＝4.8V＞Vds21max-Vds21min＝Vds22max-Vds22min＝2.4V可以实现用于在一个FET中的实际输出幅度比Vdsmax-Vdsmin大的设计。
图6表示对于n＝3上述配置的扩展。由于输出级是由串联连接的三个FET形成的，驱动级具有第一和第二驱动级的双重结构，以便获得FET的源极-栅极电压之间的上述关系。对于n个FET的串联连接，驱动级是由n-1级构成的。这种情况下，图6所示的各个部分具有由图5的数字标记和用于增加的级数的扩充的下标来表示的以下电压关系Vds11max＜VdsbdVds21max＜VdsbdVds22max＜VdsbdVds31max＜VdsbdVds32max＜Vdsbd
Vds33max＜VdsbdVgd11min＝Vgs11min-Vds11max＞VgdbdVgd21min＝Vgs21min-Vds21max＞VgdbdVgd22min＝Vgs22min-Vds22max＞VgdbdVgd31min＝Vgs31min-Vds31max＞VgdbdVgd32min＝Vgs32min-Vds32max＞VgdbdVgd33min＝Vgs33min-Vds33max＞Vgdbd在该电路中，T11、T21、T22、T31、T32和T33同时导通或者截止。
对在第三驱动级即输出级上T31、T32和TT33同时导通或者截止的情况应用基尔霍夫定律，下面的方程成立Vdd3-Vds31min-Vds32min-Vds33min-V1s3＝0Vdd3-Vds31max-Vds32max-Vds33max＝0解上述方程为Vdd3＝Vds31max+Vds32max+Vds33maxV1s3＝(Vds31max-Vds31min)+(Vds32max-Vds32min)+(Vds33max-Vds33min)下述方程也成立Vg31on＝Vgs31maxVg31off＝Vgs31minVg32on＝Vds31min+Vgs32maxVg32off＝Vds31max+Vgs32minVg33on＝Vds31min+Vds32min+Vgs33maxVg33off＝Vds31max+Vds32max+Vgs33minVout3on＝Vdd3-V1s3Vout3off＝Vdd3对在第二驱动级上T21和T22同时导通或者截止的情况应用基尔霍夫定律，下面的方程成立Vdd2-Vds21min-Vds22min-V1s2＝0Vdd2-Vds21max-Vds22max＝0
解这些方程为Vdd2＝Vds21max+Vds22maxV1s2＝(Vds21max-Vds21min)+(Vds22max-Vds22min)下述方程也成立Vg21on＝Vgs21maxVg21off＝Vgs21minVg22on＝Vgs21min+Vgs22maxVg22off＝Vds21max+Vgs22minVout2on＝Vdd2-V1s2Vout2off＝Vdd2对在第一驱动级上T11导通或者截止的情况应用基尔霍夫定律，下述方程成立Vdd1-Vds11min-V1s1＝0Vdd1-Vds11max＝0解这些方程为Vdd1＝Vds11maxV1 s1＝Vds11max-Vds11min下述方程也成立Vg11on＝Vgs11maxVg11off＝Vgs11minVout1on＝Vdd1-V1s1Vout1off＝Vdd1第一到第三驱动级的连接条件由下列方程给出Vg11on＝Vg21on＝Vg31onVg11off＝Vg21off＝Vg31offVg22on＝Vg32onVg22off＝Vg32off下列方程给出了通过第i个(i＝1，2)驱动级在第j个(j＝i+1，…，3)输出级上使第Tj，i+1导通或者截止要满足的条件Vout1on＝Vg22on
Vout1on＝Vg32onVout2on＝Vg33onVout1off≤Vg22offVout1off≤Vg32offVout2off≤Vg33off这样，可以选取在输出级上等于或大于晶体管的最大额定输出的输出。
上述实施例已经描述了对于n＝3的三个晶体管的配置，并且该配置可以如下进一步扩展。即，输出级是由n(n＝3，4，…)个晶体管构成。这些晶体管串联连接，以便将在输出级上的第一晶体管(即最下面的)的源电极连接到第一固定电位、将在输出级上的第一晶体管的漏电极连接到输出级上的第二晶体管(第二下面的)的源电极、和在输出级上的第i个(i＝2，…，n-1)晶体管的漏电极连接到输出级上的第i+1个晶体管的源电极。将输出级上的一个负载电阻的一个端子连接到输出级上第n个晶体管的漏电极，并将输出级上的负载电阻的其它端子连接到第二电位。
在具有该配置的输出级电路中，同步控制晶体管的栅电极电压，以便对于多个晶体管的第j(j＝1，2，…n)个晶体管到源电极的栅电极电位恒为常数。到第j个晶体管的源极的栅极电压值同步变化。因此，作为晶体管的源极和漏极电极之间的电压和，可以得到从输出级上的第n个晶体管的漏电极选取的输出电压。
驱动输出级的第一驱动级由串联连接的(n-1)个晶体管构成。从在第i个晶体管的栅电极的节点和第(n-1)个晶体管的漏电极和第一负载电阻器之间的节点选取来自驱动电路的输出。将输出级上的晶体管的源极和栅电极之间的电位设置为等于各晶体管之间的电位。将从驱动级的输出提供到输出级上的晶体管的栅电极。将第一驱动级上的第一即最下面的晶体管的源电极连接到第三固定电位。将第一负载电阻器的其它端子连接到第四固定电位。
从由串联连接的(n-2)个晶体管构成的第二驱动级上的第k个(k＝1，2，…(n-2))晶体管的栅电极的节点和从第(n-2)个晶体管的漏电极和第二负载电阻器之间的节点选取形成第一驱动级的晶体管的控制信号。将选取的控制信号提供到第一驱动级上的晶体管的栅电极，并重复该操作。由一个晶体管形成第(n-1)个驱动级，以便将输入信号提供给晶体管的栅电极，将源电极连接到第(2n-1)个固定电位，并将栅电极连接到第2n个固定电位。如图6所示，第(2j-1)个固定电位可以相同或不同。
图7表示对图1的驱动电路的改进。在该例子中，在没有延迟装置DL1作媒介的情况下将输入信号电压Vin应用到晶体管T31的栅电极。这种情况下，尽管没有说明延迟装置DL1，但是延迟装置DL1的延迟量是零。在该例子中，将倒相器INV用作延迟装置DL2。
作为倒相器INV，将电阻器R1和晶体管T11的串联电路设置在第一级，并将晶体管T21和晶体管T22的串联电路设置在第二级。将电阻器R1和晶体管T11的串联电路连接在电源电压Vdd1和GND之间。将晶体管T21和T22的串联电路连接在电源电压Vdd2和GND之间。将输入信号电压Vin应用到晶体管T11的栅电极。把在电阻器R1和晶体管T11之间的节点产生的电位应用到晶体管T22的栅电极。将固定电位Vcs应用到晶体管T21的栅电极。
在该例子中，将源极跟随器电路加到由一个FET组成的倒相器的输出，并且整个电路也起倒相器的作用。整个倒相器的延迟增加，从而进一步减少图1的具体例子所描述的图5的例子中保持的漏极-源极电压Vds和栅极-漏极电压Vgd中的下冲。因此，能防止Vds和Vgd超出其击穿电压。
图8表示在电流开关电路配置的基础上用于差分对的每个电路的、具有由串联连接的两个FET构成的输出级的驱动电路的例子。附图标记T11、T11′、T21、T21′、T22、T22′、Tcs1和Tcs2表示FET；R1、R1′、R2和R2′表示电阻器；Vss、Vdd1和Vdd2表示正电源电压；Vg11、Vg11′、Vg21、Vg21′、Vg22和Vg22′表示T11、T11′、T21、T21′、T22、T22′对地的栅极电压Vdsc1和Vdsc2表示Tcs1和Tcs2的漏极-源极电压；以及Vout1、Vout1′、Vout2和Vout2′表示驱动级和随后的输出级的输出信号电压。
下面将只描述差分对的一个电路。其它电路相反地导通和截止。附图标记V1s1和V1s2表示在Vout1和Vout2的输出逻辑幅度；Vds11max、Vds21max和Vds22max表示与晶体管T11、T21和T22的OFF状态相应的Vds的最大设计值；Vds11min、Vds21min和Vds22min表示与晶体管T11、T21和T22的ON状态相应的Vds的最小设计值；Vgs11max、Vgs21max和Vgs22max表示与晶体管T11、T21和T22的ON状态相应的Vgs的最大设计值；Vgs11min、Vgs21min和Vgs22min表示与晶体管T11、T21和T22的OFF状态相应的Vgs的最小设计值。
附图标记Vg11on和Vg21on表示晶体管T11、T21和T22同时导通所需的对地的栅极电压的上限，而Vg22on表示晶体管T11、T21和T22同时导通所需的对地的栅极电压的下限；Vg11off和Vg21off表示晶体管T11、T21和T22同时截止所需的对地的栅极电压的下限，而Vg22off表示晶体管T11、T21和T22同时截止所需的对地的栅极电压的上限；Vout1on和Vout2on表示与晶体管T11、T21和T22同时为ON状态对应的Vout1和Vout2值；Vout1off和Vout2off表示与晶体管T11、T21和T22同时为OFF状态对应的Vout1和Vout2值。
这种情况下，Vg11on＞Vg11offVg21on＞Vg21offVg22on＜Vg22off成立。
由于将T22的源极连接到T21的漏极，所以Vg22on＜Vg22off成立，并且当在与T21相同的时间T22导通时，T22的源极电位很大程度上变为负值。
设Vdsbd是FET的漏极到源极的正向击穿电压，Vgdbd是栅极到漏极的反向击穿电压，并且Vgd11min、Vgd21min和Vgd22min是晶体管T11、T21和T22的栅极到漏极的最小电压值(负值)，那么Vds11max＜Vdsbd …(2-1)Vds21max＜Vdsbd …(2-2)Vds22max＜Vdsbd …(2-3)Vgd11min＝Vgs11min-Vds11max＞Vgdbd…(2-4)Vgd21min＝Vgs21min-Vds21max＞Vgdbd…(2-5)
Vgd22min＝Vgs22min-Vds22max＞Vgdbd…(2-6)一定成立。
在电流开关电路中，将Vgd1 1min、Vgd21min、Vgd22min设置为Vds11min＞Vgs11max-Vgs11minVds21min＞Vgs21max-Vgs21minVds22min＞Vgs22max-Vgs22min采用这些设置，T11、T21和T22总能在FET漏极电压-漏极电流特性的饱和区内运行。与图5所示的T11、T21和T22即使在使Vds11min＜Vgs11max-Vgs11min、Vds21min＜Vgs21max-Vgs21min和Vds22min＜Vgs22max-Vgs22min的FET漏极电压-漏极电流特性的线性区内运行的驱动电路的单个终端配置相比，能实现高速度运行。
在该电路中，T11、T21和T22同时导通或者截止。通过对T21和T22同时导通和截止的情况应用基尔霍夫定律，建立下面的方程Vdd2-V1s2-Vds22min-Vds21min-Vdscs2＝Vss …(2-7)Vdd2-Vds22max-Vds21max-Vdscs2＝Vss…(2-8)通过解方程(2-7)和(2-8)，建立下面的方程Vdd2＝Vds22max+Vds21max+Vdscs2+Vss…(2-9)V1s2＝(Vds22max-Vds22min)+(Vds21max-Vds21min) …(2-10)下面的方程也成立Vg21on＝Vgs21max+Vdscs2+Vss …(2-11)Vg21off＝Vgs21min+Vdscs2+Vss …(2-12)Vg22on＝Vds21min+Vgs22max+Vdscs2+Vss …(2-13)Vg22ofjf＝Vds21max+Vgs22min+Vdscs2+Vss…(2-14)Vout2on＝Vdd2-V1s2…(2-15)Vout2off＝Vdd2…(2-16)根据方程(2-9)至(2-16)，如果给出Vds21max、Vds21min、Vds22max、Vds22min、Vgs21max、Vgs21min、Vgs22max、Vgs22min、Vss和Vdscs2，就能得到Vdd2、V1s2、Vg21on、Vg21off、Vg22on、Vg22off、Vout2on和Vout2off。这时，根据方程(2-10)，在具有上述配置的驱动电路的输出级上的输出逻辑幅度V1s2是能由T21和T22单独输出的幅度Vds21max-Vds21min和Vds22max-Vds22min的和，从而大于每个晶体管的输出幅度。
通过对在驱动级上T11导通和截止的情况应用基尔霍夫定律，下面的方程成立Vdd1-V1s1-Vds11min-Vdscs1＝Vss…(2-17)Vdd1-Vds11max-Vdscs1＝Vss …(2-18)通过解方程(2-17)和(2-18)，建立下面的方程Vdd1＝Vds11max+Vdscs1+Vss …(2-19)V1s1＝Vds11max-Vds11min …(2-20)下面的方程也成立Vg11on＝Vgs11max+Vdscs1+Vss …(2-21)Vg11off＝Vgs11min+Vdscs1+Vss …(2-22)Vout1on＝Vdd1-V1s1…(2-23)Vout1off＝Vdd1…(2-24)根据方程(2-19)至(2-24)，当给出Vds11max、Vds11min、Vgs11max、Vgs11min、Vss和Vdscs1，就能得到Vdd1、V1s1、Vg1 1on、Vg11off、Vout1on和Vout1off。
考虑用于驱动和输出级的连接条件。为了设计一用于输入信号的系统，在驱动级上的T11的输入电压和在输出级上的T21的输入电压一定是共用的，该条件由下式给出Vg11on＝Vg21on…(2-25)Vg11off＝Vg21off …(2-26)下式给出了满足通过驱动级在输出级上使T22导通和截止的条件Vout1on＝Vg22on …(2-27)Vout1off≤Vg22off …(2-28)具体设计例子如下。
Vss＝-6.6VVdscs1＝1.4V，Vdscs2＝1.4VVds11max＝2.1V，Vds11min＝0.85VVds21max＝2.6V，Vds2
Vds22max＝2.6V，Vds22min＝0.85VVgs11max＝0V，Vgs11min＝-0.5VVgs21max＝0V，Vgs21min＝-0.5VVgs22max＝0V，Vgs22min＝-0.5V在这种情况下，Vdd1＝-3.1V，Vdd2＝0VV1s1＝1.25V，V1s2＝3.5VVg11on＝-5.2V，Vg11off＝-5.7VVg21on＝-5.2V，Vg21off＝-5.7VVg22on＝-4.35V，Vg22off＝-3.1VVout1on＝-4.35V，Vout1off＝-3.1VVout2on＝-3.5V，Vout2off＝0V结果，V1s2＝3.5V＞Vds21max-Vds21min＝Vds22max-Vds22min＝1.75V可以实现用于一个FET中实际输出幅度比Vdsmax-Vdsmin大的设计。
图9表示当将n＝2时的上述电流开关电路扩展为n＝3时的电路配置。这种情况下，与图5和6相似，随着在输出级上在差分对中串联连接的晶体管数增加，在串联连接在驱动级之前的晶体管数增加，并且设置输出级上的驱动电压关系。作为上述描述的扩展，将说明图9的电路配置。将图9中的各个部分之间的电压关系总结为Vds11max＜VdsbdVds21max＜VdsbdVds22max＜VdsbdVds31max＜VdsbdVds32max＜VdsbdVds33max＜VdsbdVgd11min＝Vgs11min-Vds11max＞VgdbdVgd21min＝Vgs21min-Vds21max＞VgdbdVgd22min＝Vgs22min-Vds22max＞Vgdbd
Vgd31min＝Vgs31min-Vds31max＞VgdbdVgd32min＝Vgs32min-Vds32max＞VgdbdVgd33min＝Vgs33min-Vds33max＞Vgdbd在该电路中，使T11、T21、T22、T31、T32和T33同时导通或者截止。对在第三驱动级即输出级上使T31、T32和TT33同时导通或者截止的情况应用基尔霍夫定律，建立下面的方程Vdd3-Vds31min-Vds32min-Vds33min-V1s3-Vdscs3＝VssVdd3-Vds31max-Vds32max-Vds33max-Vdscs3＝Vss解上述方程为Vdd3＝Vds31max+Vds32max+Vds33max+Vdscs3+VssV1s3＝(Vds31max-Vds31min)+(Vds32max-Vds32min)+(Vds33max-Vds33min)下述方程也成立Vg31on＝Vgs31maxVg31off＝Vgs31minVg32on＝Vds31min+Vgs32maxVg32off＝Vds31max+Vgs32minVg33on＝Vds3 1min+Vds32min+Vgs33maxVg33off＝Vds31max+Vds32max+Vgs33minVout3on＝Vdd3-V1s3Vout3off＝Vdd3通过对在第二驱动级上T21和T22同时导通或者截止的情况应用基尔霍夫定律，下面的方程成立Vdd2-Vds21min-Vds22min-V1s2-Vdscs2＝VssVdd2-Vds21max-Vds22max-Vdscs2＝Vss解这些方程为Vdd2＝Vds21max+Vds22max+Vdscs2+VssV1s2＝(Vds21max-Vds21min)+(Vds22max-Vds22min)下述方程也成立Vg21on＝Vgs21max+Vdscs2+Vss
Vg21off＝Vgs21min+Vdscs2+VssVg22on＝Vgs21min+Vgs22max+Vdscs2+VssVg22off＝Vds21max+Vgs22min+Vdscs2+VssVout2on＝Vdd2-V1s2Vout2off＝Vdd2对在第一驱动级上T11导通和截止的情况应用基尔霍夫定律，下述方程成立Vdd1-Vds11min-V1s1-Vdscs1＝VssVdd1-Vds11max-Vdscs1＝Vss解这些方程为Vdd1＝Vds11max+Vdscs1+VssV1s1＝Vds11max-Vds11min下述方程也成立Vg11on＝Vgs11max+Vdscs1+VssVg11off＝Vgs11min+Vdscs1+VssVout1on＝Vdd1-V1s1Vout1off＝Vdd1第一到第三驱动级的连接条件由下列方程给出Vg11on＝Vg21on＝Vg31onVg11off＝Vg21off＝Vg31offVg22on＝Vg32onVg22off＝Vg32off下式给出了通过第i个(i＝1，2)驱动级在第j个(j＝i+1，…，3)输出级上使第Tj，i+1导通或者截止的条件Vout1on＝Vg22onVout1on＝Vg32onVout2on＝Vg33onVout1off≤Vg22offVout1off≤Vg32offVout2off≤Vg33off
如上所述，同步驱动各个级上的FET的栅极，以便满足这些关系，从而达到本发明的目的。
将电平移动二极管应用到图1、4、5、8和9的电路，构成了的图10、11、12、13和14所示的电路。
下面将说明图12的电路。将二极管D21插入T21的漏极和T22的源极之间，负极面向T21的漏极，而正极面向T22的源极。
一般情况下，通过利用二极管的正向电流-电压特性中正向电压值几乎是常数而与电流值无关的实事，来使在二极管连接之间的电位差几乎相同。采用二极管的目的是，为了当T11、T21和T22中任何一个由于偏压设置条件而不满足方程(1-1)至(1-6)或方程(1-27)和(1-28)时，通过应用二极管来在每个节点产生电平移动(level shift)，并且满足相同的条件。
设Vsh21是图12的D21的电压电平移动量，Vds11max＜Vdsbd (4-1)Vds21max＜Vdsbd (4-2)Vds22max＜Vdsbd (4-3)Vgd11min＝Vgs11min-Vds11max＞Vgdbd (4-4)Vgd21min＝Vgs21min-Vds21max＞Vgdbd (4-5)Vgd22min＝Vgs22min-Vds22max＞Vgdbd (4-6)在上述条件下，在输出级上基尔霍夫定律的方程(1-7)和(1-8)重写为Vdd2-V1s2-Vds22min-Vsh21-Vds21min＝0 (4-7)Vdd2-Vds22max-Vsh21-Vds21max＝0 (4-8)解方程(4-7)和(4-8)Vdd2＝Vds21max+Vds22max+Vsh21(4-9)V1s2＝(Vds21max-Vds21min)+(Vds22max-Vds22min)(4-10)方程(1-11)至(1-16)重写为Vg21on＝Vgs21max (4-11)Vg21off＝Vgs21min(4-12)Vg22on＝Vgs21min+Vsh21+Vgs22max (4-13)Vg22off＝Vds21max+Vsh21+Vgs22min (4-14)
Vout2on＝Vdd2-V1s2 (4-15)Vout2off＝Vdd2 (4-16)驱动级的方程(1-17)至(1-24)和条件(1-25)至(1-28)是相同的。根据方程(4-10)，输出级上的输出逻辑幅度V1s2是幅度Vds21max-Vds21min和Vds22max-Vds22min的和。
如果图5的具体设计例子中Vgs11max＝Vgs21max＝Vgs22max＝-0.5V和Vgs11min＝Vgs21min＝Vgs22min＝-1V，当不采用任一电平移动二极管时，Vg22on＝-0.3V，并且不满足方程(1-27)的条件。例如，在采用D21的电路配置中，对于Vsh21＝0.7V，通过下述方程获得满足条件的设计Vds11max＝2.3V，Vds11min＝0.4VVds21max＝2.6V，Vds21min＝0.2VVds22max＝2.6V，Vds22min＝0.2VVdd1＝1.6V，V1s1＝1.9VVg11on＝-0.5V，Vg11off＝-1VVdd2＝5.2V，V1s2＝4.8VVg21on＝-0.5V，Vg21off＝-1VVg22on＝0.4V，Vg22off＝2.3VVout1on＝0.4V，Vout1off＝2.3VVout2on＝1.1V，Vout2off＝5.9V下面将说明图10的电路。将二极管D1插入T1的漏极和T2的源极之间，负极连接到T1的漏极，而正极连接到T2的源极。图10的其它部分与图1所示的电路部分相同。
下面将说明图11的电路。将二极管D1插入T1的漏极和T2的源极之间，负极连接到T1的漏极，而正极连接到T2的源极。将二极管D2插入具有T2的漏极和T3的源极之间，负极连接到T2的漏极，而正极连接到T3的源极。图11的其它部分与图4所示的电路部分相同。
下面将说明图13的电路。将二极管D21和D21′分别插入T21的漏极和T22的源极之间及T21′的漏极和T22′的源极之间，负极连接到T21和T21′的漏极，而正极连接到T22和T22′的源极。图13的其它部分与图8所示的电路部分相同。
下面将说明图14的电路。将二极管D21和D21′分别插入T21的漏极和T22的源极之间及T21′的漏极和T22′的源极之间，负极连接到T21和T21′的漏极，而正极连接到T22和T22′的源极。
将二极管D31和D31′分别插入T31的漏极和T32的源极之间及T31′的漏极和T32′的源极之间，负极连接到T31和T31′的漏极，而正极连接到T32和T32′的源极。
将二极管D32和D32′分别插入T32的漏极和T33的源极之间及T32′的漏极和T33′的源极之间，负极连接到T32和T32′的漏极，而正极连接到T33和T33′的源极。图14的其它部分与图9所示的电路部分相同。
在本发明的上述实施例中，所有的有源元件是场效应晶体管(FET)。即使采用例如双极晶体管的三端子有源元件也能实现相同的配置。
在本发明的上述实施例中，所有的三端子有源元件的负载是电阻器。由于无线系统的功率放大器一般以窄带方式进行工作，采用复阻抗(complex impedance)作为负载通常能提高增益和输出功率。在本发明中也能使用采用复阻抗作为负载，以便提高增益和输出功率。
权利要求
1.一种驱动电路，其特征在于包括第一和第二串联连接的三端子有源元件(T1、T2；T21、T22)，所述第一和第二三端子有源元件(T1、T2；T21、T22)的每一个具有放大功能和第一、第二和第三电极，每一个三端子有源元件(T1、T2；T21、T22)的第二和第三电极在第一和第二电位(GND，Vdd)之间串联连接；以及接收相同输入信号的第一和第二延迟装置(DL1，DL2)，其中，将所述第一和第二延迟装置(DL1，DL2)的输出分别连接到所述第一和第二三端子有源元件(T1、T2；T21、T22)的第一电极，所述第二延迟装置(DL2)的延迟量大于所述第一延迟装置的延迟量，和所述第一延迟装置(DL1)的延迟量是包括零的有限值。
2.根据权利要求1所述的驱动电路，其特征在于，所述第二延迟装置(DL2)由倒相器(INV)形成。
3.根据权利要求2所述的驱动电路，其特征在于，所述倒相器(INV)由与所述第一和第二三端子有源元件相同类型的三端子有源元件(T11、T21、T22)形成。
4.根据权利要求1所述的驱动电路，其中所述驱动电路还包括至少一个三端子有源元件(T3、T33)，被串联连接在靠近第一和第二电位之间的第二电位一侧的所述第一和第二三端子有源元件(T1、T2；T21、T22)，和至少一个进一步延迟装置(DL3)，接收与所述第一和第二延迟装置(DL1，DL2)相同的输入信号，将所述进一步延迟装置(DL3)的输出连接到所述第三三端子有源元件(T3、T33)的第一电极，以及所述进一步延迟装置(DL3)的延迟量大于所述第二延迟装置(DL2)的延迟量，并随着三端子有源元件的数量的增加而增大。
5.根据权利要求1所述的驱动电路，其中设置与权利要求1所定义的配置相同的另一配置(T11′、T21′、T22′)，并使其成对，将共用的电流源(Tcs2)连接于每一配置中的第一电位和第三电位之间。
6.根据权利要求4所述的驱动电路，其中设置与权利要求4所定义的配置相同的另一配置(T11′、T21′、T22′、T31′、T32′、T33′)，并使其成对，将共用的电流源(Tcs3)连接于每一配置中的第一电位和第三电位之间。
7.根据权利要求1所述的驱动电路，其中将正向二极管(D1、D21、D21′)串联连接在所述三端子有源元件之间。
8.根据权利要求4所述的驱动电路，其中将正向二极管(D1、D2)串联连接在所述三端子有源元件之间。
9.根据权利要求5所述的驱动电路，其中将正向二极管(D1、D2)串联连接在所述第一三端子有源元件(T21、T21′、T22、T22′)之间。
10.根据权利要求6所述的驱动电路，其中将正向二极管(D31、D32、D31′、D32′)串联连接在所述第一三端子有源元件(T31、T31′、T32、T32′、T33、T33′)之间。
全文摘要
一种驱动电路，包括第一和第二三端子有源元件及第一和第二延迟装置。第一和第二三端子有源元件串联连接。每一个第一和第二三端子有源元件具有放大功能和第一、第二和第三电极。每一个三端子有源元件的第二和第三电极在第一和第二电位之间串联连接。第一和第二延迟装置接收相同的输入信号。将所述第一和第二延迟装置的输出分别连接到所述第一和第二三端子有源元件的第一电极。所述第二延迟装置的延迟量大于所述第一延迟装置的延迟量。所述第一延迟装置的延迟量是包括零的有限值。
文档编号H03K17/10GK1487345SQ0312745
公开日2004年4月7日 申请日期2003年8月7日 优先权日2002年8月7日
发明者楳田洋太郎, 神田淳, 田洋太郎 申请人:日本电信电话株式会社