专利名称：半导体集成电路的制作方法
技术领域：
本发明一般地涉及半导体集成电路，详细地说，涉及具有升压电源电路或降压电源电路等内部电源电路的半导体集成电路。
背景技术：
在半导体集成电路中，一般从外部电源电压Vdd生成升压电压Vpp或降压电压Vii来提供给内部电路。例如，在半导体存储装置中，升压电压Vpp用于驱动字线等，降压电压Vii在存储器核心电路及其外围电路中被用作电源电压。为生成升压电压或降压电压，就要使用升压电压生成电路或降压电压生成电路等电源电路。
升压电压生成电路包括检测电路和泵电路，若检查电路检测到升压电压下降，则响应于此，泵电路驱动，从而对升压电压进行升压。图1是示出检测电路结构的一个例子的电路图。
图1的检测电路包括NMOS晶体管11至13、PMOS晶体管14和15、电阻16和17、以及反相器18。电阻16和17构成分压器，对升压电源Vpp进行分压。NMOS晶体管11至13以及PMOS晶体管14和15构成差动放大器，从而将对升压电源Vpp进行分压而得的电压值与基准电压Vref之差所对应的电压提供给反相器18。反相器18的输出pump_on被提供给泵电路。若升压电压Vpp下降，则对升压电压Vpp进行分压而得的电压值就会小于基准电压Vref，从而反相器18的输入变为LOW(低)。由此输出pump_on变为HIGH(高)，因而，响应于此，泵电路驱动，从而对升压电压进行升压。
图2是升压电压Vpp的变化示意图。如图2所示，在半导体集成电路待机时，升压电压Vpp由于内部电路中的漏电流而慢慢下降(图2所示的泵关闭期间)。如升压电压Vpp下降到预定值，则泵电路被驱动，从而升压电压上升。若升压电压Vpp上升到预定值，则泵电路的操作被停止。在图2中，将泵电路的操作期间表示为泵开启。通过以上的操作，升压电压Vpp被保持在恒定的电位上。
在图1中，流经NMOS晶体管11的偏流Ib1被设定为泵电路处于驱动状态(图2的泵关闭的期间)时所需的操作速度对应的电流值。若偏流Ib1大，则图1的差动放大器的操作速度就快，从而能够响应于升压电压Vpp的急速变化来进行电位检测。若偏流Ib1的量不足，则图2的泵开启期间内的操作速度不够快，电压检测滞后，从而会导致急剧上升的升压电压Vpp变为超过了预定值的过剩电压值。因而，需要将偏流Ib1设定为与泵电路驱动时所需的操作速度相应的电流值。
但是，如果配合泵电路驱动时来设定偏流Ib1，则在泵关闭时由于偏流Ib1而会导致多余的电流消耗。即，在泵关闭时，尽管升压电压Vpp的变化缓慢，不需要快的响应速度，但仍会有大的偏流Ib1流过。
鉴于以上的情况，就需要提供一种可削减待机时升压电压生成电路中的电流消耗的结构。
此外，在降压电压生成电路中也会有多余的电流被消耗。图3是降压电压生成电路外围示意图。图3示出了断电控制电路21、VGI生成电路22、NMOS晶体管23和24、以及断电控制板(pad)25。这里，生成降压电压的电路部分是NMOS晶体管24。向NMOS晶体管24的栅极施加预定的栅极电压Vgi，漏极端与电源电压Vdd连接，并由源极端提供内部降压电位Vii。若由于内部电路中的电流消耗而降压电位Vii下降，则栅极电位Vgi与源极电位(降压电位Vii)之差变大，从而流经NMOS晶体管24的电流增大。由此，降压电位Vii上升。这样，降压电位Vii被控制在由栅极电位Vgi确定的恒定电位上。
在图3的结构中，当断电时，断电控制板25断言(assert)来自外部的信号，从而断电控制电路21的输出信号PD变为HIGH。由此NMOS晶体管23导通，VGI生成电路22的输出变为LOW(接地电位VSS)，NMOS晶体管24成为非导通。这样，在断电时停止向内部电路供应内部降压电压Vii(例如专利文献1)。
根据半导体集成电路的类型，有时希望将内部降压电压Vii的电位设定为比通常稍高的电压。在这种情况下，由于提高栅极电位Vgi是有界限的，所以通常的做法是使用阈值电压小的NMOS晶体管24。但是若使用阈值电压小的NMOS晶体管24，则即使进入断电模式，栅极电位Vgi变为LOW，NMOS晶体管24也不会完全关断(OFF)，从而多少会有电流继续流过。由此导致断电时的消耗电流变大。
鉴于以上的情况，就需要提供一种可削减待机时降压电压生成电路中的电流消耗的结构。
专利文献1日本专利文献特开2002-373026发明内容本发明一般的目的是解决上述相关技术的一个或多个问题。
此外，本发明的第一具体目的是削减待机时升压电压生成电路中的电流消耗。
为了解决上述目的，根据本发明的半导体集成电路的特征在于包括泵电路，通过对外部电源电压进行升压来生成升压电压；检测电路，检测由所述泵电路生成的所述升压电压，从而控制所述泵电路的驱动、非驱动；其中所述检测电路包括差动放大器，比较所述升压电位和基准电位；电流控制电路，根据所述泵电路的驱动、非驱动来控制流经所述差动放大器的偏流量。
根据上述半导体存储装置，在泵电路驱动的期间可通过增大偏流来确保足够的响应速度，而在泵电路不驱动的期间可通过减小偏流来削减无用的电流消耗。从而，可削减待机时升压电压生成电路中的电流消耗。
此外，本发明的第二具体目的是削减待机时降压电压生成电路中的电流消耗。
为了解决上述目的，根据本发明的半导体集成电路的特征在于包括电压生成电路，生成预定的电压；NMOS晶体管，在栅极端接受由所述电压生成电路输出的所述预定的电压，在漏极端接受外部电源电压，并根据所述预定的电压对所述外部电源电压进行降压，从而在源极端生成降压电压；以及PMOS晶体管，被设置在所述NMOS晶体管的所述漏极端和所述外部电源电压之间，并在栅极端接受用于指示断电模式的断电信号。
根据上述半导体集成电路，在断电时可通过使PMOS晶体管成非导通状态来减少相对于内部降压电位所流动的电流。由此，即使NMOS晶体管在断电时不完全成为非导通，也能够削减断电时从降压电位生成电路流出的消耗电流。
图1是示出检测电路结构的一个例子的电路图；图2是升压电压的变化示意图；图3是降压电压生成电路外围示意图；图4是作为应用本发明的半导体集成电路的一个例子示出半导体存储装置的一般结构的框图；图5是示出Vpp生成电路的结构的框图；图6是示出根据本发明的检测电路结构的一个例子的电路图；图7是示出检测电路的另一实施例的结构的电路图；图8是示出检测电路的再一实施例的结构的电路图；图9是示出泵电路的电路结构的一个例子的电路图；图10是示出本发明Vii生成电路的电路结构的一个例子的电路图；图11是示出本发明Vii生成电路的电路结构的另一例子的电路图；图12是示出本发明Vii生成电路的电路结构的再一例子的电路图；图13是示出VGI生成电路的电路结构的电路图。
具体实施例方式
下面参照附图来详细说明本发明的实施例。
图4是作为应用本发明的半导体集成电路的一个例子示出半导体存储装置的一般结构的框图。
图4的半导体存储装置包括电源电路31、外围电路32、存储器核心电路33、以及内部电源线34。电源电路31包括生成升压电位的Vpp生成电路35和生成降压电位的Vii生成电路36。由Vpp生成电路35生成的升压电位Vpp和由Vii生成电路36生成的降压电位Vii经由各自的内部电源线34而被提供到外围电路32和存储器核心电路32中。半导体存储装置中有进行数据输入输出的激活模式、虽然不进行数据的输入输出但处于保持数据的状态的待机模式、以及处于不保持数据的状态的断电模式。
图5是示出Vpp生成电路35的结构的框图。
图5的Vpp生成电路35包括检测电路41和泵电路42。当检测电路检测到升压电压Vpp下降时，响应于此，泵电路42驱动从而对升压电压Vpp进行升压。
图6示出根据本发明的检测电路结构的一个例子的电路图。
图6的检测电路41包括NMOS晶体管51至53、PMOS晶体管54和55、电阻56和57、反相器58、以及NMOS晶体管61和62。电阻56和57构成分压器，从而对升压电压Vpp进行分压。NMOS晶体管51至53以及PMOS晶体管54和55构成差动放大器，从而向反相器58提供下述电压，所述电压对应于对升压电源Vpp进行分压而得的电压值与基准电压Vref之差。反相器58的输出pump_on被提供给泵电路42。若升压电压Vpp下降，则对升压电压Vpp进行分压而得的电压值就会小于基准电压Vref，从而反相器58的输入变为LOW。由此输出pump_on变为HIGH，响应于此泵电路42驱动，从而对升压电压进行升压。
在根据本发明的检测电路41中设置有NMOS晶体管61和62。反相器58的输出pump_on被施加给NMOS晶体管62的栅极端。从而，NMOS晶体管62在泵电路42驱动的期间处于导通状态。
若流经NMOS晶体管51的电流Ib1和流经NMOS晶体管62的电流Ib2之和大，则图6的差动放大器的响应速度变快，从而可响应于升压电压Vpp的急剧的变化来检测电位。在本发明中，在泵电路42驱动的期间(图2的泵开启期间)通过增大偏流Ib1+Ib2的总量来保证足够的响应速度，而在泵电路42不驱动的期间(图2的泵关闭期间)通过减小所述总量来削减无用的电流消耗。由此，可削减半导体存储装置待机时的消耗电流。
此外，NMOS晶体管61通过向NMOS晶体管51施加的栅极电压Vbias而驱动，从而与NMOS晶体管51同样地起电流源的作用。由于NMOS晶体管62仅作为简单导通或关断的开关而起作用，所以，仅使用NMOS晶体管62会导致差动放大器上有过大的电流流过。从而，通过起电流源作用的NMOS晶体管61来调节电流Ib2的电流量。
图7是示出检测电路的另一实施例的结构的电路图。在图7中，与图6相同的结构要素标注相同的标号，并省略其说明。
图7的检测电路41A中，NMOS晶体管51的栅极电位和NMOS晶体管61的栅极电位被设定为各自独立的电位Vbias1和Vbias2。其他的结构与图6的检测电路41相同。在图6的结构中，若使NMOS晶体管51和61具有相同的特性，则电流Ib1和电流Ib2分别是相同的电流量。与此相对，若根据图7的结构，则能够将电流Ib1和电流Ib2设定为分别不同的电流量。
图8是示出检测电路的再一实施例的结构的电路图。在图8中，与图6相同的结构要素标注相同的标号，并省略其说明。
图8的检测电路41B中，删掉了图6的NMOS晶体管61。其他的结构与图6的检测电路41相同。如上所述，在图6的结构中，NMOS晶体管62仅作为简单导通或关断的开关而起作用，因此设置起电流源作用的NMOS晶体管61来调节电流Ib2的电流量。在图8的结构中删掉起电流源作用的NMOS晶体管61，而仅通过NMOS晶体管62来调节电流量。即，在NMOS晶体管62导通的状态下流经NMOS晶体管62的电流量由NMOS晶体管62的栅极-源极间电压来确定。例如可通过调节NMOS晶体管的沟道大小来将此情况下的电流量调节到适当的值上。图6、7、8中使用的检测电路的电流量的调节方法也可以用在负电位电源的电压检查中。
图9是示出泵电路42的电路结构的一个例子的电路图。
图9的泵电路42包括NAND电路71、反相器72和73、电容器74、NMOS晶体管75和76。若来自检测电路41的信号pump_on变为HIGH，则由NAND电路71以及反相器72和73构成的环形振荡器振荡。环形振荡器振荡的各周期的电压变动通过电容器74的电容耦合而被传播到NMOS晶体管75和76一侧。通过所述振荡的各周期的电压变动，从电源电压Vdd所提供的电荷以累积的方式被储存，从而生成比电源电压Vdd高的升压电位Vpp。
图10是示出本发明Vii生成电路36的电路结构的一个例子的电路图。
图10的Vii生成电路36包括断电控制电路81、VGI生成电路82、NMOS晶体管83和84、断电控制板25、以及NMOS晶体管86。这里，生成降压电压的电路部分是NMOS晶体管84。在NMOS晶体管84的栅极上施加预定的栅极电压Vgi，漏极端经PMOS晶体管86连在电源电压Vdd上，由源极端提供内部降压电位Vii。若由于内部电路中的电流消耗而降压电位Vii下降，则栅极电位Vgi和源极电位(降压电位Vii)之差变大，从而流经NMOS晶体管84的电流增大。由此降压电位Vii上升。这样，降压电位Vii被控制在由栅极电位Vgi确定的恒定电位上。
断电时，断电控制板85断言来自外部的信号，从而断电控制电路81的输出信号PD变为HIGH。由此NMOS晶体管83导通，VGI生成电路82的输出变为LOW(接地电位VSS)，并且NMOS晶体管84变为非导通。这样，在断电时，停止向内部电路供应内部降压电压Vii。
在图10的结构中，为了将内部降压电压Vii的电位设定为比通常稍高的电压，使用低阈值电压的NMOS晶体管并将源极电位连接到基板电位上，从而消除反馈偏压效应，由此来减小NMOS晶体管84的阈值电压。
在本发明中，还设置PMOS晶体管86，并向其栅极端施加在断电时变为HIGH的断电控制电路81的输出信号PD。因此在断电时，PMOS晶体管86成非导通状态，从而减少了相对于内部降压电位Vii所流过的电流。由此，即使NMOS晶体管84在断电模式下不完全成为非导通，也能够削减断电时从Vii生成电路36流出的消耗电流。
图11是示出本发明Vii生成电路的电路结构的另一例子的电路图。在图11中，与图10相同的结构要素标注相同的标号，并省略其说明。
在图11的Vii生成电路36A中，代替图10的低阈值电压的NMOS晶体管84，设置了普通阈值电压的NMOS晶体管84A。其他的结构与图10的结构相同。在图11的结构中也能够削减断电时从Vii生成电路36A流出的消耗电流。
图12是示出本发明Vii生成电路的电路结构的再一例子的电路图。在图12中，与图10相同的结构要素标注相同的标号，并省略其说明。
在图12的Vii生成电路36B中，代替图10的NMOS晶体管84，设置了多个NMOS晶体管84-1、84-2、…，此外代替图10的PMOS晶体管86，设置了多个PMOS晶体管86-1、86-2、…。这些多个NMOS晶体管84-1、84-2、…以及多个PMOS晶体管86-1、86-2、…被分散配置在半导体存储装置内的不同位置上，从而在半导体存储装置内各自配置的部位提供内部降压电压Vii。其他的操作与图10相同。
图13是示出VGI生成电路82的电路结构的电路图。
VGI生成电路82包括NMOS晶体管101至104、PMOS晶体管105至108、电阻109和110、以及反相器111。由NMOS晶体管101至104以及PMOS晶体管106和107构成差动放大器，由电阻109和110构成分压器。用分压器对输出信号Vgi进行分压，由差动放大器将分压后的电压与基准电位Vref进行比较。利用与分压后的电压和基准电位Vref之差相对应的电压来驱动PMOS晶体管108，从而生成输出信号Vgi。这样，VGI生成电路82通过反馈控制将输出信号Vgi调节到所期望的电压值。
断电时，断电信号PD变为HIGH，反相器111的输出变为LOW。由此NMOS晶体管102成非导通，从而差动放大器的操作停止。此时，VGI生成电路82的输出信号Vgi通过用于钳位的NMOS晶体管83而被钳位在接地电位上。
以上基于实施例对本发明进行了说明，但本发明不限于上述实施例，可在权利要求书记载的范围内进行各种变形。
权利要求
1.一种半导体集成电路，其特征在于包括泵电路，通过对外部电源电压进行升压来生成升压电压；和检测电路，检测由所述泵电路生成的所述升压电压，从而控制所述泵电路的驱动、非驱动；其中所述检测电路包括差动放大器，比较所述升压电位和基准电位；和电流控制电路，根据所述泵电路的驱动、非驱动来控制流经所述差动放大器的偏流的量。
2.如权利要求1所述的半导体集成电路，其特征在于，所述电路控制电路包括第一晶体管，总是处于导通状态；和第二晶体管，响应于控制所述泵电路的驱动、非驱动的信号来控制其导通、非导通；将流经所述第一晶体的电流和流经所述第二晶体管的电流之总和作为所述所述偏流。
3.如权利要求2所述的半导体集成电路，其特征在于，所述电流控制电路还包括与所述第二晶体管串联连接的第三晶体管，并且向所述第一晶体管和所述第三晶体管提供相同的栅极电压。
4.如权利要求2所述的半导体集成电路，其特征在于，所述电流控制电路还包括与所述第二晶体管串联连接的第三晶体管，并且向所述第一晶体管和所述第三晶体管提供分别不同的栅极电压。
5.如权利要求2所述的半导体集成电路，其特征在于，在所述电流控制电路的所述第二晶体管导通的状态下流经所述第二晶体管的电流量由所述第二晶体管的栅极-源极间电压确定。
6.一种半导体集成电路，其特征在于包括电压生成电路，生成预定的电压；NMOS晶体管，在栅极端接受由所述电压生成电路输出的所述预定的电压，在漏极端接受外部电源电压，并根据所述预定的电压对所述外部电源电压进行降压，从而在源极端生成降压电压；以及PMOS晶体管，被设置在所述NMOS晶体管的所述漏极端和所述外部电源电压之间，并在栅极端接受用于指示断电模式的断电信号。
7.如权利要求6所述的半导体集成电路，其特征在于，所述NMOS晶体管的所述源极端连接在基板电位上。
8.如权利要求6所述的半导体集成电路，其特征在于，还包括下述电路，该电路根据基于所述断电信号的所述断电模式的指示来将所述NMOS晶体管的所述栅极端钳位在接地电压上。
9.如权利要求6所述的半导体集成电路，其特征在于，还包括断电控制电路，该断电控制电路响应于来自外部的信号而生成用于指示所述断电模式的所述断电信号。
10.如权利要求6所述的半导体集成电路，其特征在于，包括多个所述NMOS晶体管和所述PMOS晶体管对，并且所述多个对被配置在芯片内离散的位置上。
全文摘要
本发明的目的是在半导体集成电流中削减待机时升压电压生成电路中的电流消耗。根据本发明的半导体集成电路的特征是包括泵电路，通过对外部电源电压进行升压来生成升压电压；检测电路，检测由泵电路生成的升压电压，从而控制泵电路的驱动、非驱动；其中检测电路包括差动放大器，比较升压电位和基准电位；电流控制电路，根据泵电路的驱动、非驱动来控制流经差动放大器的偏流量。
文档编号H03K4/02GK1703779SQ0382543
公开日2005年11月30日 申请日期2003年6月27日 优先权日2003年6月27日
发明者竹内淳 申请人:富士通株式会社