专利名称：噪声消除电路的制作方法
技术领域：
本发明涉及一种噪声消除电路，用于消除进入时钟输入端子等的噪声，而与产生时的变化无关。
背景技术：
图6是示出在现有技术中使用RC滤波器的噪声消除电路的配置实例的电路图。在图6中，参考符号1到4是反相器，R1是电阻器，以及C1是电容器。现在，当将图7A所示的包括噪声NZ的信号IN输入到输入端子时，在电阻器R1和电容器C1之间的连接点处的信号ND2如图7B所示，而反相器2的输出信号ND3和反相器4的输出信号OUT分别如图7C和7D所示。从该图中可以看出，如果噪声NZ的宽度超过预定值，这样的噪声不能够由RC滤波器吸收，并且噪声会出现在输出信号OUT上。这可以通过将反相器2构造为施密特电路(Schmidt circuit)来改善。
图8A到8D是当使用施密特电路时的工作波形图。响应图8A所示的包含噪声NZ的输入信号IN，RC滤波器的输出信号ND2如图8B到8D中的细线所示，并且响应施密特电路的阈值电平VIL、VIH，输出信号OUT如相同附图中的粗线所示。换句话说，如果阈值电平VIL较低，则如图8B所示，输出信号OUT稍后升高，而与噪声NZ无关。如果阈值电平VIL、VIH高于图8B所示的情况，则如图8C所示，当信号ND2与阈值电平VIL交叉时，输出信号OUT升高。按照这种方式，如果使用施密特电路，可以通过施密特电路来抑制噪声的影响。然而，如果阈值电平VIL相当高而阈值电平VIH较低，则如图8D所示，可能会使响应噪声NZ的噪声出现在输出信号OUT。
专利文献1公开了一种电路，在这种电路中，由内部电路而非外部电路来实现磁滞输入电路，并且通过该磁滞输入电路来消除噪声。然而，尽管将磁滞特性提供给该输入电路，但是在某些情况下，依据噪声的类型，不能够消除噪声。在专利文献2所公开的电路中，将磁滞特性提供给输入电路，并且还通过将正反馈从输出端施加到输入端，将延迟特性提供给反馈环。然而，该电路能够消除窄噪声，但是这样的电路的缺点在于该电路不能够消除其宽度超过预定值的噪声。
专利文献3公开了其中由具有磁滞特性的施密特电路来构造输入级的噪声消除电路。然而，该电路的缺点在于当输入信号不具有超过预定值的宽度时，该电路不工作。
专利文献1JP-B-3-30323专利文献2JP-A-59-172826专利文献3JP-B-1-29094发明内容考虑到上述情况，已经提出了本发明，本发明的目的是提供一种噪声消除电路，所述噪声消除电路在噪声宽度较宽和噪声宽度较窄这两种情况下都能够消除噪声而不会失败，并且当输入信号的脉冲宽度较窄时能够保证进行工作。
为了解决上述目的，本发明的特征在于具有以下配置(1)一种噪声消除电路，包括低通滤波器，用于消除输入信号中包含的高频分量；放大单元，响应低通滤波器的大于或者小于阈值电平的输出，输出处于高或低电平的信号；脉冲产生电路，在放大单元的输出电平改变的时刻输出脉冲信号；以及拉入电路(Pull-in circuit)，用于接收从脉冲产生电路输出的脉冲信号，并且将低通滤波器的输出强制地拉到高电平或者低电平。
(2)根据(1)所述的噪声消除电路，其中拉入电路包括插入在低通滤波器的输出和高电平端子之间的第一晶体管，和插入在低通滤波器的输出和低电平端子之间的第二晶体管，以及脉冲产生电路的输出被提供给第一和第二晶体管的控制端子。
(3)根据(1)或者(2)所述的噪声消除电路，其中，所述脉冲产生电路包括延迟电路，用于延迟放大单元的输出；反相电路，用于对放大单元的输出进行反相；“与”电路，用于计算延迟电路和反相电路之间的逻辑积；以及“或”电路，用于计算延迟电路和反相电路之间的逻辑和。
(4)根据(1)到(3)中任一个所述的噪声消除电路，其中，所述放大单元包括施密特电路。
图1是示出依据本发明的实施例的噪声消除电路的配置的方框图。
图2A到2E是解释该实施例的操作的波形图。
图3是示出图1所示的实施例的特定实例的电路图。
图4A到4H是解释该实例的操作的波形图。
图5是示出在该实例中的延迟电路的另一配置实例的电路图。
图6是示出在现有技术中的噪声消除电路的配置实例的电路图。
图7A到7D是解释图6所示的电路的操作的波形图。
图8A到8D是解释当在图6所示的电路中反相器2由施密特电路构成时的操作的波形图。
具体实施例方式
下面将参考附图来解释本发明的实施例。图1是示出依据本发明的实施例的噪声消除电路的配置的方框图。在图1中，11是向其输入输入信号IN的输入端子，12是用于对输入信号IN进行反相以便输出的反相器，以及13是用于消除反相器12的输出的高频分量的低通滤波器。将该低通滤波器13的输出提供给P沟道FET(场效应晶体管)14的漏极、N沟道FET 15的漏极以及反相器16的输入端之间的连接点。FET 14的源极与电源电压连接，而将FET 15的源极接地。将反相器16的输出提供给单触发脉冲产生电路(one-shot pulse generating circuit)17的输入端，并且提供给输出端子18。单触发脉冲产生电路17响应反相器16的输出信号(即，输出端子18的信号OUT)的前沿产生具有预定宽度的“H”电平脉冲信号NACC，并且将其输出到FET 15的栅极。单触发脉冲产生电路17响应反相器16的输出信号的后沿产生具有预定宽度的“L”电平脉冲信号PACC，并且将其输出到FET 14的栅极。
接下来将参考图2所示的时序图来解释上述电路的操作。
在输入端子11的输入信号IN上升到“H”电平时，如图2A所示，反相器12的输出下降，因此，低通滤波器13的输出ND2逐渐下降，如图2B所示。然后，当低通滤波器13的输出ND2下降到反相器16的反相电平时，反相器16的输出，即输出端子18的输出信号OUT上升为“H”电平，如图2C所示。当信号OUT上升为“H”电平时，将从单触发脉冲产生电路17输出的“H”电平脉冲信号NACC(图2E)提供给FET 15的栅极。结果，FET 15导通，因而，低通滤波器13的输出信号ND2被强制下拉到“L”电平(地电平)。此时，信号PACC(图2D)处于“H”电平，并且FET 14处于截止状态。在预定的时间之后信号NACC返回到“L”电平。因此，FET 15截止，而信号ND2的“L”电平状态仍然继续。
在上述操作期间，即使图2A所示的噪声NZ包含在了输入信号IN中，该噪声NZ也由脉冲信号NACC所吸收，因此，在输出信号OUT中决不会产生噪声。
然后，当输入信号IN下降时，低通滤波器13的输出ND2逐渐上升。然后，当此输出ND2上升到反相器16的反相电平时，反相器16的输出信号OUT下降到“L”电平，如图2C所示。此后，当此信号OUT下降时，从单触发脉冲产生电路17中输出“L”电平脉冲信号PACC(图2D)，并将其提供给FET 14的栅极。因而，FET 14导通，并且低通滤波器13的输出信号ND2被强制上拉到“H”电平。
接下来将参考图3来解释上述实施例的特定实例。在图3中，将相同的参考符号赋予与图1中的各部分相同的部分。
在图3所示的实例中，图1中的低通滤波器13由电阻器R1和电容器C1组成，反相器21、22插入在反相器16和输出端子18之间，以及单触发脉冲产生电路17由反相器24到26、电阻器R2、电容器C2、“与非”门27和低电平有效“与”门28组成。在这种情况下，反相器24对反相器16的输出信号ND3进行反相，并且将反相后的信号提供给由电阻器R2和电容器C2组成的延迟电路。将该延迟电路的输出通过反相器26，分别提供给“与非”门27和低电平有效“与”门28的第一输入端子。
以上所提到的反相器24、电阻器R2、电容器C2和反相器26构成延迟电路。信号ND3延迟了由电阻器R2和电容器C2所确定的预定时间，然后将其分别提供给“与非”门27和低电平有效“与”门28的第一输入端子，作为信号ND3D。反相器25对信号ND3进行反相，并且将反相后的信号分别提供给“与非”门27和低电平有效“与”门28的第二输入端子。将“与非”门27的输出和低电平有效“与”门28的输出分别提供给FET 14和15的栅极，作为脉冲信号PACC和NACC。
下面将参考图4所示的时序图来解释上述电路的操作。
当输入端子11的输入信号IN上升到“H”电平时，如图4A所示，低通滤波器13的输出ND2逐渐下降，如图4B所示。然后，当低通滤波器13的输出ND2下降到反相器16的反相电平时，反相器16的输出信号ND3上升到“H”电平，如图4C所示。然后，当信号ND3上升到“H”电平时，反相器25的输出信号ND3N下降(图4D)。在将这样的信号从信号ND3的前沿开始延迟预定时间之后，反相器26的信号ND3D上升(图4E)。
在信号ND3N下降之后但是在信号ND3D上升之前，低电平有效“与”门28的输出信号NACC(图4F)上升到“H”电平，然后，当信号ND3D上升时，输出信号NACC返回到“L”电平。换句话说，在信号ND3上升的同时，脉冲信号NACC从单触发脉冲产生电路17中输出，然后被提供给FET 15的栅极。因此，FET 15导通，从而将低通滤波器13的输出信号ND2强制下拉到“L”电平(地电平)侧。
在上述操作期间，即使图4A所示的噪声NZ包含在了输入信号IN中，该噪声NZ也被脉冲信号NACC所吸收，因而在输出信号OUT中决不会产生噪声(图4H)。此外，即使稍后产生噪声NZ1，该噪声也会被低通滤波器13吸收，因而在输出信号OUT中不会产生噪声。
然后，当输入信号IN下降时，低通滤波器13的输出ND2逐渐上升。之后，当输出ND2上升到反相器16的反相电平时，反相器16的输出信号ND3下降到“L”电平，如图4C所示。此后，当信号ND3下降时，反相器25的输出信号ND3N上升(图4D)。在将该信号从信号ND3的后沿开始延迟预定时间之后，反相器26的输出信号ND3D下降(图4E)。
在信号ND3N上升之后但是在信号ND3D下降之前，“与非”门27的输出信号PACC(图4G)下降到“L”电平，然后当信号ND3D下降时，信号PACC返回到“H”电平。换句话说，在信号ND3下降的同时，脉冲信号PACC从单触发脉冲产生电路17中输出，然后被提供给FET 14的栅极。因此，FET 14导通，从而低通滤波器13的输出信号ND2被强制上拉到“H”电平侧。
在这种情况下，在上述实例中，延迟电路由反相器24、电阻器R2、电容器C2和反相器26构成。如图5所示，延迟电路可以由反相器31到34的串联电路构成，可以构造该串联电路来替代此电路。
在上述实例中，可以采用双极型晶体管来替代FET 14、15。
在图1和图3的电路中，可以采用公知的施密特电路来替代反相器16。在这种情况下，改善了电路配置，以致于即使施加了更大的噪声以及使ND2的幅度改变更大，也不会将噪声传送到ND3。
如上所述，依据本发明，在噪声宽度较宽和噪声宽度较窄这两种情况下，都可以消除噪声而不会失败。例如，相对于周期为40微秒的时钟脉冲，可以消除具有非常窄的宽度例如5纳秒的噪声。根据本发明，其实现的优点在于当输入信号脉冲宽度较窄时，该噪声消除电路可以保证进行工作。
权利要求
1.一种噪声消除电路，包括低通滤波器，用于消除输入信号中包含的高频分量；放大单元，响应低通滤波器的大于或者小于阈值电平的输出，输出处于高或低电平的信号；脉冲产生电路，在放大单元的输出电平改变的时刻输出脉冲信号；以及拉入电路，用于接收从脉冲产生电路输出的脉冲信号，并且将低通滤波器的输出强制地拉到高电平或者低电平。
2.根据权利要求1所述的噪声消除电路，其特征在于拉入电路包括插入在低通滤波器的输出和高电平端子之间的第一晶体管，和插入在低通滤波器的输出和低电平端子之间的第二晶体管，以及脉冲产生电路的输出被提供给第一和第二晶体管的控制端子。
3.根据权利要求1或者2所述的噪声消除电路，其特征在于，所述脉冲产生电路包括延迟电路，用于延迟放大单元的输出；反相电路，用于对放大单元的输出进行反相；“与”电路，用于计算延迟电路和反相电路之间的逻辑积；以及“或”电路，用于计算延迟电路和反相电路之间的逻辑和。
4.根据权利要求1到3中任一个所述的噪声消除电路，其特征在于，所述放大单元包括施密特电路。
全文摘要
一种噪声消除电路，其中低通滤波器消除输入信号中包含的高频分量。反相器响应低通滤波器的大于或者小于阈值电平的输出，输出处于高或低电平的信号。单触发脉冲产生电路在放大单元的输出电平改变的时刻输出脉冲信号。FET接收从单触发脉冲产生电路输出的脉冲信号，并且将低通滤波器的输出强制地拉到高电平或者低电平。依据该拉入操作，可以防止在输出端子产生噪声。
文档编号H03K5/00GK1523758SQ20041000526
公开日2004年8月25日 申请日期2004年2月17日 优先权日2003年2月17日
发明者关本康彦 申请人:雅马哈株式会社