专利名称：一种简化维特比译码器的方法
技术领域：
本发明是指一种简化维特比译码器(Viterbi)的方法，尤指一种根据部分响应(Partial Response)的阶数(Tap)以减少维特比译码器的暂存选择模块个数并避免译码讯号较原始讯号延迟进而提高维特比译码器解碼效率的方法。
背景技术：
部分响应最大相似(Partial Response Maximum Likelihood)讯号处理方法已被广泛应用于各种数字讯号处理中，其利用部分响应对原始讯号进行调变以透过信道输出调变讯号至利用最大相似性序列估测的接收端(Maximum Likelihood Sequence Estimation，MLSE)。最大相似性序列估测的技术同样地被广泛应用于各种数字译码中，其中维特比检测器(Viterbidetector)即为实现以最大相似性序列估测一序列旋积编码(convolutioncodes)的一种电路。
如业界所公知，一般通讯信道中具有附加性白高斯噪声(Additivewhite Gaussian noise，AWGN)或是其它干扰源，而为了降低侦测讯号时发生错误的机率，大多数的通讯系统都会对传送的数据先进行编码，例如，利用特殊的算法来旋积(convolute)欲传送的数据，使得传送数据的位数增加。当接收机进行译码前，就可以利用算法的特性来侦测所接收到的资料是否正确，甚至可以还原发生错误的位。
请参考图1，为一公知维特比译码器10的功能方块示意图。维特比译码器10包含有一分支输入器12、一加法比较选择器14、一路径内存模块18、一路径衡量值内存模块16及一输出选择器20。分支输入器12可接收一序列讯号DTi并根据维特比译码器10的预设状态将序列讯号DTi分为复数个分支路径输入至加法比较选择器14中；加法比较选择器14可由维特比算法以根据最大相似性序列估测(Maximum LikelihoodSequence Estimation，MLSE)计算出由分支输入器12输出的序列讯号DTi的路径衡量值(Path Metric)并将计算所得的路径衡量值输出至路径衡量值内存模块16；同时，加法比较选择器14并计算复数个状态值以输入至路径内存模块18。
路径内存模块18包含有复数个暂存选择模块串联于一序列；输出选择器20可根据路径内存模块18输出的讯号判断一序列输出讯号DTo。关于维特比译码器10的运作情形，以下以部分响应(Partial Response)的阶数(Tap)等于三，PR(1，2，1)的情形为例，此时维特比译码器10具有四个状态，且分支输入器12将经编码的序列讯号DTi分为六个分支并输入至加法比较选择器14，请继续参考图2及图3。图2为公知具有四种状态S00、S01、S10、S11的维特比算法的状态图(State Diagram)；图3为此时对应的路径内存模块21的示意图。
如图1所示，每一状态下都有不同输入值0或1(亦即原始数据)，并会产生相对应的输出值(亦即编码讯号)，其中输出值可为4、2、-2、-4。当该编码讯号送入通讯信道后，该编码讯号可能会受到干扰而加法比较选择器14即可根据维特比算法得出最接近原始资料的结果。图3中，路径内存模块21包含有十一个暂存选择模块22用以对包含有十个位的输入讯号进行译码，每一暂存选择模块22包含有四个缓存器24及两个选择器26、28。选择器26、28可根据加法比较选择器14输出的选择讯号S0、S1决定所要输出的讯号。而加法比较选择器14计算选择讯号S0、S1时根据计算每一状态的路径衡量值而得，请参考下列方程式P(t，S00)＝min{(P(t-1，S00)+B(t，-4))，(P(t-1，S10)+B(t，-2))}P(t，S01)＝P(t-1，S00)+B(t，-2)P(t，S10)＝P(t-1，S11)+B(t，-2)P(t，S11)＝min{(P(t-1，S01)+B(t，2))，(P(t-1，S11)+B(t，4))}S0＝0 for(P(t-1，S00)+B(t，-4))＜(P(t-1，S10)+B(t，-2))＝1 for otherwiseS1＝0 for(P(t-1，S01)+B(t，2))＜(P(t-1，S11)+B(t，4))＝1 for otherwise其中，P(t)表示路径衡量值，B(t)表示路径值。
上述Trellis树状态与其相关运作为一业界所公知的技术，故不在本文中详细叙述。只要持续上述的动作(计算路径衡量值与决定选择讯号S0、S1)达到终端节点就可决定出译码讯号DTo。
举例来说，沿续图2及图3的例子，请参考图4。图4为公知四状态维特比译码器10的接收讯号DTi与译码讯号DTo的比较示意图。图4中，原始讯号Sii经过部分响应编码后产生序列讯号DTi并输入具四状态的维特比译码器10，具四状态的维特比译码器10根据前述的维特比算法即可译码出序列讯号DTo。由图4中可知，序列讯号DTo较原始讯号Sii延迟两位(即序列讯号DTo较原始讯号Sii少第一及第二位)；也就是说，公知维特比译码器10无法译码出原始讯号Sii中的启始两位讯号。其中，译码讯号DTo的问号是因图3中的维特比译码器10的输出尚未收敛所导致，只要输入较长的接收讯号DTi，即可解出正确的原始讯号Sii。
再者，如果接收到的序列讯号DTi很长时，公知维特比算法所需的记忆空间就相当大，亦即路径内存模块21需包含较多的暂存选择模块22以得到令人满意的收敛译码讯号DTo。因此，公知维特比译码器10无可避免地必需耗费相当的资源以得到可靠的结果，但仍无可避免地较原始讯号延迟数个位。举例来说，公知高密度多功能数字光驱(HD-DVDDrive)的维特比译码器中的路径内存模块就必需包含20个暂存选择模块以输出可信赖的解碼，但仍较原始讯号延迟数三个位。
总而言之，公知维特比译码器中译码讯号延迟问题及暂存选择模块需求问题造成公知维特比译码器无法提升效率且耗费过多资源。
发明内容
本发明的主要目的即在于提供一种于维特比(Viterbi)译码器中高效率解碼的方法。
为实现上述目的，本发明提供的一种简化维特比(Viterbi)译码器的方法，其包含以下步骤取得一已知的部分响应(Partial Response)，并根据该部分响应的阶数(Tap)以决定一多余暂存选择模块的个数；分析该多余暂存选择模块的一输出讯号以决定一启始输入讯号；以及根据一向前循迹状态及该启始输入讯号于该维特比译码器中对一序列数据进行维特比译码。
其中该多余暂存选择模块的个数是该部分响应的阶数减掉一特定值。
其中该特定值至少是2，至多为该部分响应的阶数减1。
其中该启始输入讯号为该多余暂存选择模块的输出讯号。
其中该维特比译码器设于一高密度多功能数字光驱(HD-DVD)内，用以对该序列数据进行维特比译码。
其中该维特比译码器的路径内存模块包含有17个暂存选择模块。
其中该维特比译码器的路径内存模块的第一级暂存选择模块其启始输入讯号为(0，0，0，0，0，1，1，1，1，1)。
图1为公知维特比译码器的功能方块示意图。
图2为公知具有四种状态的维特比算法的状态图(State Diagram)。
图3为图2的维特比算法对应的路径内存模块的示意图。
图4为公知四状态维特比译码器的接收讯号与译码讯号的比较示意图。
图5为本发明简化维特比译码器的流程图。
图6为本发明四状态维特比译码器依据图4中接收讯号的第一位产生的向前循迹状态图。
图7为本发明四状态维特比译码器的接收讯号与译码讯号的比较示意图。
图8为本发明高密度多功能数字光驱(HD-DVD Drive)的维特比译码器的路径内存模块的示意图。
图9为公知高密度多功能数字光驱(HD-DVD Drive)的维特比译码器的第一级至第三级暂存选择模块输出讯号的示意图。
具体实施例方式
为改善公知维特比译码器延迟问题及暂存选择模块需求问题，本发明以状态的观点对维特比译码器接收讯号进行译码，请参考图5。图5为本发明简化维特比(Viterbi)译码器的流程50的示意图。流程50包含以下步骤步骤500开始。
步骤502取得一已知的部分响应，并根据该部分响应的阶数(Tap)以决定多余暂存选择模块的个数(a redundant number of register selectormodules，Nrs)。
步骤504分析该多余暂存选择模块的一输出讯号以决定一启始输入讯号。
步骤506根据该多余暂存选择模块的个数Nrs及该启始输入讯号以决定一高效率维特比译码器并根据该高效率维特比译码器的向前循迹状态对输入至该高效率维特比译码器的一序列数据进行译码。
步骤508结束。
本发明流程50是以状态的观点改善公知维特比译码器的解碼效率，请参考以下说明。回到图3，其中图3中的部分响应为PR(1，2，1)；对于路径内存模块18的第一级暂存选择模块2201而言，路径内存模块18的第一级暂存选择模块2201输出讯号必为(0，0，1，1)。
因此，只要直接以(0，0，1，1)当作路径内存模块18的第二级暂存选择模块2202的启始输入讯号即可简化路径内存模块18的配置(也就是省略路径内存模块18的第一级暂存选择模块2201)。其中，图3中的部分响应为PR(1，2，1)；根据步骤502，取得一已知部分响应PR(1，2，1)的后，根据该部分响应的阶数Tap(于本实施例中，Tap＝3)，可决定多余暂存选择模块的个数Nrs。其中，多余暂存选择模块的个数Nrs系利用一运算原则所推算而出。该运算原则Nrs＝Tap-k2≤k＜Tap其中k为整数；在本实施例中，部分响应的阶数Tap为3，而k为2；因此多余暂存选择模块的个数Nrs为1(也就是省略路径内存模块18的第一级暂存选择模块2201)。如此，决定一高效率维特比译码器；其中，该高效率维特比译码器比原本的维特比译码器省略了路径内存模块18的第一级暂存选择模块2201。
其中，分析该多余暂存选择模块的一输出讯号即可决定一启始输入讯号。就本实施例而言，多余暂存选择模块的个数Nrs为1(也就是省略路径内存模块18的第一级暂存选择模块2201)；而原本所省略的路径内存模块18的第一级暂存选择模块2201输出为(0，0，1，1)，因此(0，0，1，1)即被设定为该高效率维特比译码器的输入讯号，即该高效率维特比译码器的启始输入讯号。由于启始输入讯号已决定，则该高效率维特比译码器的第一级暂存选择模块2202(为原本维特比译码器的第二级暂存选择模块)中的四个缓存器24即可省略。
根据该多余暂存选择模块的个数Nrs及该启始输入讯号，即可决定一高效率维特比译码器并根据该高效率维特比译码器的向前循迹状态对输入至该高效率维特比译码器的一序列数据进行译码。
再者，请参考图6，为依据本发明流程50设计的四状态维特比译码器依据图4中接收讯号DTi的第一位产生的向前循迹状态图。由图6可知，当以状态观点进行译码时，可得接收讯号DTi的第一位2的输出为01；同理，请参考图7，图7为依据本发明流程50设计的四状态维特比译码器对图4中接收讯号DTi进行译码所得的输出讯号DTo示意图。由图7可知，原始讯号的前两位可被译码而包含于输出讯号DTo中。其中，译码讯号DTo的问号因图6中的维特比译码器的输出尚未收敛所导致，只要输入较长的接收讯号DTi，即可解出正确的原始讯号Sii。
对于公知高密度多功能数字光驱(HD-DVD Drive)的维特比译码器而言，其维特比译码器需要20个暂存选择模块才可解出可靠的输出讯号但仍无法解出原始讯号的前三位。请参考图8，为依据本发明流程50设计的高密度多功能数字光驱(HD-DVD Drive)的维特比译码器的路径内存模块80的示意图。其中，图8中的部分响应为PR(1，2，2，2，1)；根据步骤502，取得一已知部分响应PR(1，2，2，2，1)的后，根据该部分响应的阶数Tap(于本实施例中，Tap＝5)，可决定多余暂存选择模块的个数Nrs。其中，多余暂存选择模块的个数Nrs系利用一运算原则所推算而出。该运算原则
Nrs＝Tap-k2≤k＜Tap其中k为整数；因此，在本实施例中，部分响应的阶数Tap为5，而k为2；因此，多余暂存选择模块的个数Nrs为3。亦可令k为3，则多余暂存选择模块的个数Nrs系为2，如此仅省略2个暂存选择模块；但亦达到节省硬件的目标。
如图8所示，路径内存模块80包含有17个暂存选择模块82用以接收由维特比译码器的加法比较选择器输出的选择讯号Sf0～Sf5以决定输出讯号。请参考图9，由于公知高密度多功能数字光驱(HD-DVD Drive)的维特比译码器的第一级暂存选择模块输出讯号为(0，0，1，1，1，0，0，0，1，1)、第二级暂存选择模块输出讯号为(0，0，0，1，1，0，0，1，1，1)、第三级暂存选择模块输出讯号为(0，0，0，0，0，1，1，1，1，1)。
因此，只要将图8所示的路径内存模块80的第一级暂存选择模块82的启始输入讯号设定为(0，0，0，0，0，1，1，1，1，1)即可将暂存选择模块82的个数减少为17个。此外，由于启始输入讯号已决定，则路径内存模块80的第一级暂存选择模块82中的十个缓存器(未示于图中)即可省略。同理，依据本发明流程50设计的高密度多功能数字光驱的维特比译码器还可以解出原始讯号的前三位。
因此，相较于公知技术，本发明流程50提供一种简化维特比译码器的方法。简言之，本发明流程50除可减少维特比译码器中路径内存模块的暂存选择模块个数外，还可避免解碼时延迟问题，大幅地提升维特比译码器解碼的效率并可降低系统资源以节省生产成本。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种简化维特比(Viterbi)译码器的方法，其包含以下步骤取得一已知的部分响应(Partial Response)，并根据该部分响应的阶数(Tap)以决定一多余暂存选择模块的个数；分析该多余暂存选择模块的一输出讯号以决定一启始输入讯号；以及根据一向前循迹状态及该启始输入讯号于该维特比译码器中对一序列数据进行维特比译码。
2.如权利要求1所述的方法，其特征在于，其中该多余暂存选择模块的个数是该部分响应的阶数减掉一特定值。
3.如权利要求2所述的方法，其特征在于，其中该特定值至少是2，至多为该部分响应的阶数减1。
4.如权利要求1所述的方法，其特征在于，其中该启始输入讯号为该多余暂存选择模块的输出讯号。
5.如权利要求1所述的方法，其特征在于，其中该维特比译码器设于一高密度多功能数字光驱(HD-DVD)内，用以对该序列数据进行维特比译码。
6.如权利要求5所述的方法，其特征在于，其中该维特比译码器的路径内存模块包含有17个暂存选择模块。
7.如权利要求5所述的方法，其特征在于，其中该维特比译码器的路径内存模块的第一级暂存选择模块其启始输入讯号为(0，0，0，0，0，1，1，1，1，1)。
全文摘要
本发明提供一种简化维特比译码器(Viterbi)的方法，其包含以下步骤(a)取得一已知的部分响应(Partial Response)，并根据该部分响应的阶数(Tap)以决定一多余暂存选择模块的个数；(b)分析该多余暂存选择模块的一输出讯号以决定一启始输入讯号；以及(c)根据一向前循迹状态及该启始输入讯号于该维特比译码器中对一序列数据进行维特比译码。
文档编号H03M13/41GK1725649SQ200410054508
公开日2006年1月25日 申请日期2004年7月22日 优先权日2004年7月22日
发明者张佳彦 申请人:建兴电子科技股份有限公司