专利名称：一种于维特比解码器中判断输出信号的方法
技术领域：
本发明是指一种于一维特比解码器中判断输出信号的方法，尤指一种由比较该维特比解码器的路径存储器模组输出的复数个数字信号之和与该维特比解码器的状态数的二分之一以判断该维特比解码器的输出信号。
背景技术：
最大相似性序列估测的技术已被广泛应用于各种数字解码中，其中维特比检测器(Viterbi detector)即为实现以最大相似性序列估测一序列旋积编码(convolution codes)的一种电路。如业界所已知，一般通讯通道中具有附加性白高斯杂讯(Additive white Gaussian noise，AWGN)或是其他干扰源，而为了降低侦测信号时发生错误的机率，大多数的通讯系统都会对传送的资料先进行编码，例如，利用特殊的演算法来旋积(convolute)欲传送的资料，使得传送资料的位元数增加。当接收机进行解码前，就可以利用演算法的特性来侦测所接收到的资料是否正确，甚至可以还原发生错误的位元。
请参考图1，图1为一已知维特比解码器10的功能方块示意图。维特比解码器10包含有一分支输入器12、一加法比较选择器14、一路径存储器模组18、一路径衡量值存储器模组16及一输出选择器20。分支输入器12可接收一序列信号DTi并根据维特比解码器10的预设状态将序列信号DTi分为复数个分支路径输入至加法比较选择器14中；加法比较选择器14可藉维特比演算法以根据最大相似性序列估测(Maximum Likel ihood Sequence Estimation，MLSE)计算出由分支输入器12输出的序列信号DTi的路径衡量值(Path Metric)并将计算所得的路径衡量值输出至路径衡量值存储器模组16；同时，加法比较选择器14并计算复数个状态值以输入至路径存储器模组18。输出选择器20可根据路径存储器模组18输出的信号判断一序列输出信号DTo。关于维特比解码器10的运作情形是为一业界所已知的技术，故不在本文中详细叙述。至于已知维特比解码器10中输出选择器20的配置，以下以部分通道响应PR(1，2，2，2，1)为例，请参考图2。图2为已知状态数为10的维特比解码器的输出选择器30的配置图。输出选择器30包含有一最小选择器32及一输出模组33；最小选择器32包含有十个输入端I0～I9及十个输出端O0～O9，用以由输入端I0～I9接收由路径存储器模组输出的数字信号并由输出端O0～O9将信号输出至输出模组33。请继续参考表1，表1为图2中最小选择器32的输出信号表。表1中，第二行代表最小选择器32的各种情况，第一行代表对应于第二行的各种状态的输出信号。除此的外，图2中，输出模组33包含有十个及门34及三个或门36。
因此，由输出选择器30，已知状态数为10的维特比解码器可输出可靠的结果。然而，如图2、表1所示，已知输出选择器30需要相当复杂的硬件实现，势必需耗费相当的资源以达到系统要求。尤其随着输入至维特比解码器的序列信号长度的增加，输出选择器的电路会变得更复杂，以致造成系统资源及生产成本的增加。
表1
发明内容因此，本发明的主要目的即在于提供一种判断维特比解码器的输出的方法，该方法大大地降低了电路复杂度，进而减少系统资源的浪费。
本发明揭露一种判断一维特比解码器的输出的方法，其特征在于，其包含以下步骤(a)接收由该维特比解码器对一输入信号进行解码并透过该维特比解码器的路径存储器模组输出的数字信号；(b)比较步骤(a)所接收的数字信号与一预设值；以及(c)根据步骤(b)的比较结果判断一输出结果。
其中步骤(b)是比较步骤(a)所接收的数字信号的总和与一预设值。
其中该预设值是为该维特比解码器的状态数的二分之一。
其中于步骤(c)中，当步骤(b)的比较结果显示步骤(a)所接收的数字信号的总和大于该预设值时，则该输出结果等于数字1。
本发明一种维特比解码器的输出选择器，其特征在于，其包含有一接收模组，用以接收由该维特比解码器的路径存储器模组输出的数字信号；一判断模组，用以比较该接收模组所接收的数字信号与一预设值；以及一输出模组，用以根据该判断模组的比较结果输出一输出结果。
其中该判断模组是比较该接收模组所接收的数字信号与一预设值。
其中该预设值是为该维特比解码器的状态数的二分之一。
其中当该判断模组的比较结果显示该接收模组所接收的数字信号的总和大于该预设值时，则该输出模组判断该输出结果等于数字1。
为进一步说明本发明的技术内容，以下结合实施例及附图详细说明如后，其中图1为已知维特比解码器的功能方块示意图。
图2为已知十状态维特比解码器的输出选择器的配置示意图。
图3为本发明维特比解码器的输出选择器的示意图。
图4为本发明维特比解码器的输出判断流程示意图。
具体实施例方式
请参考图3，图3为本发明维特比解码器的输出选择器40的示意图。输出选择器40包含有一接收模组42、一判断模组44及一输出模组46。接收模组42用以接收由该维特比解码器的路径存储器模组41输出的N个数字信号S1～SN，其中，N表示该维特比解码器的状态数；输出模组46可根据判断模组44输出的结果产生二进位输出信号DTo。关于判断模组44的操作情形，请参考图4。图4为本发明维特比解码器的输出信号判断流程50的示意图。流程50包含以下步骤步骤500开始；步骤502接收数字信号S1～SN；步骤504比较数字信号S1～SN之和与状态数N的二分之一；若数字信号S1～SN之和大于状态数N的二分之一，则流程50进行到步骤506，反的，则进行步骤508；步骤506输出信号为数字1；步骤508输出信号为数字0；步骤510结束。
简言之，流程50即比较路径存储器模组输出的N个数字信号S1～SN与状态数N的二分之一(即N/2)以判断输出信号信号。举例来说，对于一高密度多功能数字光碟机(HD-DVD Drive)的维特比解码器而言，其包含十个状态，因此只要比较其路径存储器模组输出的十个数字信号S1～S10之和与5(即状态数10的二分之一)即可判断出当数字信号S1～S10之和大于5时，输出信号为数字1，反的则为数字0。
也就是说，当S1～S10的数字信号中超过一半都系数字1，则其S1～S10之和必定会大于5(即N/2)；由于其大部分的数字信号皆为数字1，因此我们可以判断输出信号为数字1的可能性是最大的。反的，当S1～S10的数字信号中超过一半都系数字0，则其S1～S10之和必定会小于5(即N/2)；由于其大部分的数字信号皆为数字0，因此我们可以判断输出信号为数字0的可能性是最大的。如此判断的方式亦符合最大相似性序列估测的法则。其中，当S1～S10之和等于5(即N/2)时；可根据系统设计判断为数字1或系数字0。
如上所述，N/2乃是一最佳实施例；吾人亦可令其为N/2+1，当S1～S10的数字信号之和大于6(即N/2+1)时，表示S1～S10的数字信号中至少有6个数字信号都系数字1；因此我们可以判断输出信号为数字1的可能性是最大的。反的，则判断为数字0。
由流程50，判断模组44可判断输出信号并由输出模组46输出至一系统中。由以上可知，依据本发明流程50设计的输出选择器40大大地降低了所需的系统资源，且由于流程50是比较路径存储器模组输出数字信号之和与状态数的二分之一，因此本发明的判断模组44只需一个加法器及一个比较器即可判断出信号DTo并由输出模组46输出至系统中。
相较于已知技术，本发明大大地降低了电路复杂度，进而减少系统资源的浪费。再者，如前所述，随着输入信号长度的增加，已知维特比解码器的状态会随着增加，以致增加输出选择器的电路复杂度。而本发明中输出选择器的判断模组不论输入信号的长度为何只需利用一个加法器及一个比较器即可完成输出信号的判断，改善了已知技术的缺点。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种判断一维特比解码器的输出的方法，其特征在于，其包含以下步骤(a)接收由该维特比解码器对一输入信号进行解码并透过该维特比解码器的路径存储器模组输出的数字信号；(b)比较步骤(a)所接收的数字信号与一预设值；以及(c)根据步骤(b)的比较结果判断一输出结果。
2.如权利要求1所述的判断一维特比解码器的输出的方法，其特征在于，其中步骤(b)是比较步骤(a)所接收的数字信号的总和与一预设值。
3.如权利要求2所述的判断一维特比解码器的输出的方法，其特征在于，其中该预设值是为该维特比解码器的状态数的二分之一。
4.如权利要求3所述的判断一维特比解码器的输出的方法，其特征在于，其中于步骤(c)中，当步骤(b)的比较结果显示步骤(a)所接收的数字信号的总和大于该预设值时，则该输出结果等于数字1。
5.一种维特比解码器的输出选择器，其特征在于，其包含有一接收模组，用以接收由该维特比解码器的路径存储器模组输出的数字信号；一判断模组，用以比较该接收模组所接收的数字信号与一预设值；以及一输出模组，用以根据该判断模组的比较结果输出一输出结果。
6.如权利要求5所述的维特比解码器的输出选择器，其特征在于，其中该判断模组是比较该接收模组所接收的数字信号与一预设值。
7.如权利要求6所述的维特比解码器的输出选择器，其特征在于，其中该预设值是为该维特比解码器的状态数的二分之一。
8.如权利要求6所述的维特比解码器的输出选择器，其特征在于，其中当该判断模组的比较结果显示该接收模组所接收的数字信号的总和大于该预设值时，则该输出模组判断该输出结果等于数字1。
全文摘要
本发明提供一种判断一维特比(Viterbi)解码器的输出信号的方法，其包含以下步骤(a)接收由该维特比解码器对一输入信号进行解码并透过该维特比解码器的路径存储器模组输出的数字信号；(b)比较步骤(a)所接收的数字信号与一预设值；以及(c)根据步骤(b)的比较结果判断一输出结果。
文档编号H03M13/41GK1725650SQ200410071368
公开日2006年1月25日 申请日期2004年7月23日 优先权日2004年7月23日
发明者张佳彦 申请人:建兴电子科技股份有限公司