专利名称：一种用于iic总线上的隔离电路的制作方法
技术领域：
本实用新型涉及一种隔离电路，具体地说，是涉及一种用于家用电器中IIC总线上的隔离电路。
背景技术：
目前，在现有的电视机等家用电器中，一般CPU都是通过IIC总线来控制各个其他功能集成电路芯片协调工作的。如果机器处于待机状态，IIC总线应该处于高电平的等待状态，此时，若有某一外围集成电路芯片在待机状态时，其总线连接端口不是处于高阻状态，而是对地有一个小的电阻，这时，就会把IIC总线的电位拉低，在待机状态下无法实现通过CPU来控制主电源上电，造成机器无法正常工作。
发明内容
为了克服现有技术中某些集成电路芯片在待机状态时其总线连接端口呈低阻态，从而将IIC总线电位拉低，导致机器无法正常工作的不足，本实用新型提供了一种隔离电路，此隔离电路连接在IIC总线上，在待机状态时实现了IIC总线与低阻态集成电路芯片的有效隔离，从而保证了整机的正常工作。
为解决上述技术问题，本实用新型通过以下技术方案予以实现一种用于IIC总线上的隔离电路，包括CPU，所述CPU通过IIC总线与集成电路芯片相连，所述集成电路芯片在待机状态时其总线端口呈低阻状态，在所述的IIC总线上连接有一隔离电路，所述隔离电路在机器待机时将IIC总线与总线端口呈低阻态的集成电路芯片隔断。
作为本实用新型的一个优选实施方案，所述隔离电路包含有两个N沟道MOS管，所述MOS管的栅极均与主电源相连，漏极分别连接IIC总线的控制端和数据端，源极分别连接所述集成电路芯片的总线控制端和总线数据端。
所述MOS管的漏极经上拉电阻与待机电源相连，源极经另外的上拉电阻与主电源相连；此外，MOS管的源极和漏极分别经电容接地。
与现有技术相比，本实用新型的优点和积极效果是本实用新型通过在IIC总线上增设隔离电路，使用两个N沟道MOS管分别连接IIC总线和集成电路芯片的总线端口，实现了IIC总线在待机时与总线端呈低阻态的集成电路芯片的有效隔离，避免了总线电位被拉低所造成的机器异常，从而有效确保了整机的正常工作，提高了系统的可靠性。
图1是本实用新型中隔离电路的具体线路连接图。
具体实施方式
以下结合附图和具体实施方式
对本实用新型作进一步详细的说明。
本实用新型的隔离电路连接在与CPU相连的IIC总线上，主要由两个型号为2N7000的N沟道MOS管Q100、Q101组成，其具体连接关系参见图1所示。其中，所述MOS管Q100、Q101的栅极与主电源+3.3V_SW相连，漏极分别连接IIC总线的控制端MSTR_SCL和数据端MSTR_SDA，源极分别连接集成电路芯片的总线控制端23MSTR_SCL0和总线数据端23MSTR_SDA0，所述集成电路芯片的总线端口23MSTR_SCL0和23MSTR_SDA0在待机时呈低阻状态。此外，MOS管Q100、Q101的漏极经上拉电阻R116、R117与待机电源STD+3.3V相连，并经电容C142、C143接地；源极经上拉电阻R114、R115与主电源+3.3V SW相连，并经电容C140、C141接地。
其工作原理是以MOS管Q100为例，当主电源+3.3V_SW上电，机器处于正常工作状态时，若MSTR_SCL端为低电平0，23MSTR_SCL0端钳位至0.7V，此时，VGS大于门限电压，MOS管Q100导通，进而使23MSTR_SCL0端电压等于MSTR_SCL端电压，为低电平0。若MSTR_SCL端为高电平1，23MSTR_SCL0端为低电平0，则MOS管Q100导通，使23MSTR_SCL0端变为高电平1，此时，MOS管Q100截止，由于23MSTR_SCL0端有上拉电阻R114、R115，所以23MSTR_SCL0端维持高电平状态。
在待机状态时，主电源消失，+3.3V_SW变为0V，此时，MOS管Q100截止，源极总线端口23MSTR_SCL0的高低电平状态无法影响漏极CPU一侧的总线MSTR_SCL端的状态，从而实现了预期的隔离功能。
本实用新型通过采用上述简单的电路结构实现了IIC总线在待机时与总线端呈低阻态的集成电路芯片的有效隔离，电路结构简单，性能可靠。当然，上述说明并非是对本实用新型的限制，本实用新型也并不仅限于上述举例，本技术领域的普通技术人员在本实用新型的实质范围内所做出的变化、改型、添加或替换，也应属于本实用新型的保护范围。
权利要求1.一种用于IIC总线上的隔离电路，包括CPU，所述CPU通过IIC总线与集成电路芯片相连，所述集成电路芯片在待机状态时其总线端口呈低阻状态，其特征在于在所述的IIC总线上连接有一隔离电路，所述隔离电路在机器待机时将IIC总线与总线端口呈低阻态的集成电路芯片隔断。
2.根据权利要求1所述的用于IIC总线上的隔离电路，其特征在于所述隔离电路包含有两个N沟道MOS管，所述MOS管的栅极均与主电源相连，漏极分别连接IIC总线的控制端和数据端，源极分别连接所述集成电路芯片的总线控制端和总线数据端。
3.根据权利要求2所述的用于IIC总线上的隔离电路，其特征在于所述MOS管的漏极经上拉电阻与待机电源相连，源极经另外的上拉电阻与主电源相连。
4.根据权利要求3所述的用于IIC总线上的隔离电路，其特征在于所述MOS管的源极和漏极分别经电容接地。
专利摘要本实用新型公开了一种用于IIC总线上的隔离电路，包括CPU，所述CPU通过IIC总线与集成电路芯片相连，所述集成电路芯片在待机状态时其总线端口呈低阻状态。在所述的IIC总线上连接有一隔离电路，所述隔离电路在机器待机时将IIC总线与总线端口呈低阻态的集成电路芯片隔断，从而避免了总线电位被拉低所造成的机器异常。此隔离电路结构简单，相比于其他的一些电路或者专用集成芯片，在大大降低生产成本的同时，彻底消除了以往经常遇到的待机状态总线异常的问题，有效保证了整机的正常工作，提高了系统可靠性。
文档编号H03K17/689GK2738474SQ20042009752
公开日2005年11月2日 申请日期2004年11月5日 优先权日2004年11月5日
发明者赵君财, 钟波 申请人:海信集团有限公司, 青岛海信电器股份有限公司