专利名称：一种防止主从触发器时钟馈通的结构和方法
技术领域：
本发明涉及数字电路中的一种基本单元电路，即主从触发器(DFF，又称寄存器)，尤其指防止该主从触发器时钟馈通的结构和方法。
背景技术：
主从触发器是数字电路中一种基本功能单元，通常用来在时钟边沿的控制下暂存一个比特(bit)的数据，根据其功能，有时称它为寄存器。主从触发器是由两单触发器级连而成。
图1为单触发器逻辑框图，图中Φ为时钟信号，～Φ为Φ的反相时钟信号，TG为传输门，D为数据输入端，Q为数据输出端。当Φ＝1时，传输门TG1导通，TG2截止，因而Q＝D。Φ＝0时，TG1截止，TG2导通，这时两个反相器(用“N”表示)通过传输门TG2构成反馈环，保存了Φ＝1时输入的信息。
当主触发器LAT1和从触发器LAT2按如图2方式级连时，就构成一个主从触发器。
当Φ＝1时，输入数据Din通过传输门TG1被送入主触发器LAT1；在Φ＝0时，这个数据被保存在主触发器中并同时通过传输门TG3送入从触发器LAT2，这时输入数据Din就出现在主从触发器的输出端Q，Q也被称为主从触发器(寄存器)的“数据”。当第二个时钟脉冲周期到来时(Φ＝1)，主触发器将接收新的数据，而从触发器将保持上一周期送入主触发器的数据。
这样主从触发器就表现出这样的特性，参见图3，主从触发器的时序示意图，在时钟下降沿(有效触发边沿)，主从触发器采样输入端Din数据，即Q＝Din，并且在下一个下降沿到来之前，Q将保持该状态。
在数字电路中，经常会将多个主从触发器级联来实现移位、校验、计算等功能，如图4所示，数字电路中常见的移位寄存器电路。
移位寄存器的功能就是在时钟的控制下，使得相邻的N位寄存器内的数据能同时移动，以便实现某种控制或运算，为描述方便，移位寄存器位数设有3位reg0、reg1、reg2。
reg0、reg1、reg2为三个首尾相接的主从触发器(寄存器)，其特点是所有触发器共用一个时钟Φ，前一触发器输出作为后面主从触发器的输入。假设开始时移位寄存器初始数据Q0Q1Q2为000，在第1个时钟周期，reg0接收外部数据输入D0，即Q0时钟下跳沿后经过一个门延翻转至D0；与此同时reg1会接收reg0翻转前的数据“0”，并在时钟下跳沿一个延时后输出至Q1；同样的道理reg2也会在下跳沿后输出reg1先前的数据“0”，这样在第1个时钟周期结束时，移位寄存器的状态变成“D0-0-0”。如果第2个周期移位寄存器输入端的数据为D1，那么在第2个时钟周期结束时，应当看到移位寄存器的状态变成“D1D00”。
随着现代集成电路工艺线宽不断缩小和电路规模变大，电路中信号连线的延时开始变大，而与此同时电路的门延时(如反相器单元的延时)却在不断缩小，导致移位寄存器中各位的时钟信号可能存在较大的延时，当这个延时超过门延时也即寄存器输出信号转换时间时，就会发生这样的情况由于reg1的时钟下降沿(触发沿)比reg0晚一个Δt，且Δt大于门延时，那么在Φ下跳时，reg0的输出会先变成D1，而此时reg1的时钟还没来，等到reg1采样时，就会采到D1而非reg0的初始值0，于是reg1的输出D1，如果reg1和reg2之间也存在同样的情况，Q2也会翻转成D1，这样移位寄存器的全部数据都变成了输入数据D1，也就是说移位寄存器出现了混乱，无法完成要求的移位功能。
一般称这种现象为时钟馈通效应，这种情况不仅发生于移位寄存器中，也存在于其它主从触发器应用的场合，时钟馈通现象会导致时序混乱和数据错误，使整个电路失效，是数字电路尤其是高频数字电路设计者经常需要考虑和竭力避免的情况。
发明内容
本发明的目的在于提供一种防止主从触发器时钟馈通的结构和方法，避免导致时序混乱和数据错误而使整个电路失效现象的发生。
本发明所提供的一种防止主从触发器时钟馈通的结构，该主从触发器是由主触发器和从触发器级连而成，其中，主触发器的输入端接收的是主时钟信号Φ，其特征在于所述从触发器的输入端接收的另一路从时钟信号Φ1，该从时钟信号Φ1与主时钟信号Φ为频率相同、相位差不超过四分之一个时钟周期，且从触发器为配合从时钟信号的接收在其输入端上还连接一反相器。
本发明还提供了一种防止主从触发器时钟馈通的方法，其特征在于在第一时间内向主触发器输入主驱动时钟信号Φ后，在延时ΔT后，即第二时间内向从触发器输入从驱动时钟信号Φ1，其中主驱动时钟信号Φ、从驱动时钟信号Φ1为频率相同，相位差不超过四分之一个时钟周期的两相交叠的时钟信号。
在上述的防止主从触发器时钟馈通的结构和方法中，相位差的下限最低为能保证对应的时间大于时钟信号可能的线延时。
采用了上述的技术解决方案，本发明的结构通过将主从触发器的主触发器和从触发器分别由两个频率相同、相位相差不超过四分之一个时钟周期相的主时钟和从时钟信号驱动，避免了主从触发器在移位、校验、运算此类操作时的时钟馈通现象，可以有效提高速数字电路的可靠性，提高数字电路的工作速度。
图1是现有单触发器的逻辑框图；图2是现有主从触发器的逻辑框图；图3是图2中主从触发器时序图；图4是数字电路中常见的移位寄存器电路示意图；图5是本发明防止时钟馈通的主从触发器结构的逻辑框图；图6是图5中用于主从触发器的两相时钟波形图；图7是本发明的实施例移位寄存器的电路示意图。
具体实施例方式
如图5所示，本发明，即一种防止主从触发器时钟馈通的结构，该主从触发器是由主触发器LAT1、从触发器LAT2级连而成，主触发器的输入端接收的是主时钟信号Φ，其特点是从触发器的输入端接收的另一路从时钟信号Φ1，该从时钟信号Φ1与主时钟信号Φ为频率相同、相位相差90度，且从触发器为配合从时钟信号的接收在其输入端上还连接一反相器。两相时钟波形如图6所示，其中Tc为一个周期。
由主从触发器构成的移位寄存器如图7所示。
在这种情况下，仍然假设reg1的时钟Φ(主触发器的时钟)和Φ1(从触发器的时钟)晚于reg0一个线延时Δt，开始时Φ、Φ1均为高电平，由于Φ1＝1，所以从触发器的输出也即寄存器的输出保持不变(反馈环接通)，等到时钟Φ下跳沿，reg1的主触发器先对reg1的输出Q0＝0进行采样，之后主触发器暂存该状态0，同样的原因，reg0的主触发器暂存了数据D0。此时，由于Φ1＝1，从触发器状态也即移位寄存器数据仍然保持不变。
当Φ1下跳沿到来时，reg0先采样输出主触发器准备好的数据D0，此时尽管reg1的翻转时钟Φ1还未到，但是由于Φ＝1，所以reg1的主触发器的输入传输门TG1断开，使得reg0的数据变化无法影响到reg1，所以在reg1的时钟Φ1到来之前，reg1状态不变，直到它的时钟Φ1到来后，从触发器输出主触发器准备好的数据0。Reg1和reg2的情况类似，这样就实现了正常的移位动作。
一般情况下，只要保证两时钟的相位差大于线延时ΔT，这个电路就能够正常工作。
此ΔT应大于已有技术中描述的时钟信号可能的线延时Δt。
而上述结构中要求的两相时钟可以通过数字分频电路很方便地实现。
本发明通过改变数字电路的基本单元——数据寄存器的工作方式，保证寄存器电路可以在很高的工作频率和复杂的线延时条件下，仍能稳定工作。本发明对于提高数字电路的工作频率，增强复杂数字电路工作的稳定性，降低对版图设计中布局布线的要求。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，所有等同的技术方案也应该属于本发明的范畴之内，应由各权利要求所限定。
权利要求
1.一种防止主从触发器时钟馈通的结构，该主从触发器是由主触发器和从触发器级连而成，其中，主触发器的输入端接收的是主时钟信号(Φ)，其特征在于所述从触发器的输入端接收的另一路从时钟信号(Φ1)，该从时钟信号(Φ1)与主时钟信号(Φ)为频率相同、相位差不超过四分之一个时钟周期，且从触发器为配合从时钟信号的接收在其输入端上还连接一反相器。
2.根据权利要求1所述的防止主从触发器时钟馈通的结构，其特征在于所述相位差的下限最低为能保证对应的时间大于时钟信号可能的线延时。
3.一种防止主从触发器时钟馈通的方法，其特征在于在第一时间内向主触发器输入主驱动时钟信号(Φ)后，在延时ΔT后，即第二时间内向从触发器输入从驱动时钟信号(Φ1)，其中主驱动时钟信号(Φ)、从驱动时钟信号(Φ1)为频率相同，相位差不超过四分之一个时钟周期的两相交叠的时钟信号。
4.根据权利要求3所述的防止主从触发器时钟馈通的方法，其特征在于所述相位差的下限最低为能保证对应的时间大于时钟信号可能的线延时。
全文摘要
本发明涉及防止主从触发器时钟馈通的结构和方法，该主从触发器是由主触发器和从触发器级连而成，其中，主触发器的输入端接收的是主时钟信号(Φ)，其特征在于所述从触发器的输入端接收的另一路从时钟信号(Φ1)，该从时钟信号(Φ1)与主时钟信号(Φ)为频率相同、相位差不超过四分之一个时钟周期，且从触发器为配合从时钟信号的接收在其输入端上还连接一反相器。本发明的结构通过将主从触发器的主触发器和从触发器分别由两个频率相同、相位相差不超过四分之一个时钟周期相的主时钟和从时钟信号驱动，避免了主从触发器在移位、校验、运算此类操作时的时钟馈通现象，可以有效提高速数字电路的可靠性，提高数字电路的工作速度。
文档编号H03K5/156GK1855716SQ20051002554
公开日2006年11月1日 申请日期2005年4月29日 优先权日2005年4月29日
发明者王光春 申请人:上海贝岭股份有限公司