专利名称：数字滤波器的制作方法
技术领域：
本发明是有关在单位时间以内，无需滤波器计算导致的输出延迟，可以计算任意Tab(薄片)的数字滤波器的发明。
背景技术：
现在使用的利用LMS(Least Mean Square最小均方)适应运算法则的数字滤波器作为可以持续更新系数的滤波器，主要用于均衡器或噪音消除器等，起着补偿频道或系统自身导致的歪曲(长期变化)的作用。
上述利用LMS适应运算法则的数字滤波器的各个Tab具有旨在更新系数的倍增器和加法器，也具有旨在输出的倍增器。
图1是这一LMS适应滤波器的一般结构，表示二Tab结构。即，图1是以如下部份构成分别延迟输入信号(x0)和输入信号的串联的延迟器(D11、D12)、分别再次推迟延迟的输入信号(xd0)和延迟的输入信号的串联延迟器(D21、D22)、第一系数更新部10、第二系数更新部20。
上述各个延迟器(D11、D12、D21、D22)是根据单位周期信号clk做出动作，第一个和第二个Tab，即第一和第二系数更新部(10、20)具有相同结构。
在这里，输入信号x0是输出给延迟器D11的同时，也输出给第一系数更新部10的倍增器14。上述延迟器D11把输入信号x0延迟为1时钟脉冲(Clock)，输出给延迟器D12的同时，也输出给第二系数更新部20的倍增器24。
另外，旨在更新系数的延迟的输入信号xd0是输出给延迟器D21的同时，也输出给第一系数更新部10的倍增器11。上述延迟器D21是把延迟的输入信号xd0延迟1时钟脉冲，输出给延迟器D22的同时，也输出给第二系数更新部20的倍增器21。上述延迟器D12是把延迟器D11延迟的信号x1延迟1时钟脉冲输出，延迟器D22是把延迟器D21延迟的信号xd1延迟1时钟脉冲输出。
上述第一系数更新部10的倍增器11是反馈的误差信号e乘以上述延迟的输入信号xd0，输出给加法器12。加法器12是合计上述倍增器11输出和转换系数c0，运行系数更新后，输出给延迟器13。上述延迟器13是把上述加法器13更新的新的系数延迟1时钟脉冲后，输出给上述加法器13和倍增器14，上述倍增器14是上述延迟器13的输出乘以输入信号x0，求出第一输出y0。
上述第二系数更新部20的倍增器21是反馈的误差信号e乘以上述延迟器D21延迟的信号xd1，输出给加法器22，加法器22是合计上述倍增器21的输出和转换系数c1，运行系数更新后，输出给延迟器23。上述延迟器23是把上述加法器23更新的新的系数延迟1时钟脉冲后，输出给上述加法器23和倍增器24，上述倍增器24是上述延迟器23的输出乘以延迟器D11延迟的信号x1，求出第二输出y1。即上述输出y0、y1是用输入信号(x0、x1)和系数(c0、c1)分别乘以各个Tab，求出其值。
近年来，如数字电视那样，存在以时间上较远媒介导致的长期变化(也称长期衰落，long term fading)的频道所述，为了顺利接收信号，有必要补偿其长期变化。但为了补偿时间上较远媒介导致的长期变化，需要比以前具有更多Tab的均衡器或噪音消除器。
发明内容但具有较多Tab的滤波器因其大小较大，很难实现。
为了解决利用现有LMS适应滤波器导致的滤波器大小问题，本发明的目的在于提供这样的数字滤波器，即对任意多个Tab，减少计算次数，并且使其可以在一个单位周期时间以内得到滤波器的输出。
为了实现上述目的，本发明的数字滤波器是以一个单位时间周期内得到滤波器的输出，利用一个倍增器和加法器，分别对多个Tab运行系数更新；利用一个倍增器，分别对多个Tab运行输出计算，使倍增器和加法器的数量与以一个单位时间周期计算的Tab数成反比例减少为特点。
具体体现这些的本发明的数字滤波器是包括如下部份构成为特点以单位时间周期同步依次延迟输入数据，并为了把上述输入数据和各个延迟值之一用于滤波器输出值计算，依次选择输出的第一数据输入部；以单位时间周期同步依次延迟上述输入数据中的延迟一定时间的数据，并为了把上述延迟的输入数据和各个延迟值之一用于系数更新，依次选择输出的第二数据输入部；上述第二数据输入部依次选择和输出的数据值乘以误差值的倍增器；合计上述倍增器的输出和反馈的转换系数值，依次运行系数更新，更新的系数值是储存在以相位具有1/N(在这里，N是滤波器的Tab数)周期差距的单位周期信号同步做出动作的各个延迟器后，依次选择各个延迟器输出，作为转换系数值反馈的系数更新部；上述系数更新部依次选择输出的更新的系数值乘以上述第一数据输入部依次选择输出的数据值，储存在以相位具有1/N周期差距的单位周期信号同步做出动作的各个延迟器后，在已设定的累计区间以内，全部合计各个延迟器的输出，进行输出的输出部。
上述第一数据输入部是以如下部份构成为特点把输入数据以单位周期信号同步依次延迟的串联构成的N个延迟器；根据选择信号，依次选择上述输入信号和N个延迟器分别延迟的值中的一个，输出给输出部的选择部。
上述第二数据输入部是以如下部份构成为特点把延迟的输入数据以单位周期信号同步依次延迟的串联构成的N个延迟器；根据选择信号，依次选择上述延迟的输入数据和N个延迟器分别延迟的值中的一个，输出给倍增器的选择部。
上述系数更新部是包括如下部分构成为特点合计上述倍增器输出的值和反馈的转换系数值，更新转换系数值的加法器；分别以相位具有1/N周期差距的单位周期信号同步，得到上述加法器更新的系数值输入，并进行储存的并联构成的N个延迟器；根据选择信号，依次选择上述N个延迟器输出中的一个，反馈给上述加法器的同时，输出给输出部的选择部。
上述输出部是包括如下部份构成为特点上述第一数据输入部依次选择输出的数据值乘以上述系数更新部依次更新的系数值的倍增器；分别以相位具有1/N周期差距的单位周期信号同步，储存上述倍增器的倍增结果，并输出的并联构成的N-1个延迟器；在已设定的累计区间内，无需上述N-1个延迟器的输出和延迟，合计直接输出的第N个输出值，求出最终输出的加法器。
本发明的其它目的、特点及长处将通过参照附图的实施例详细说明变为更清楚。
如上所述，本发明的数字滤波器是与Tab数量无关，共用一个倍增器和加法器，分别运行对多数Tab的系数更新，并利用一个倍增器，分别运行对多数Tab的输出计算，以此减少对任意多数Tab的计算次数，以一个单位周期时间以内取得滤波器输出，因此可以改善使用较多Tab的滤波器上的滤波器大小问题。
通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。
因此，本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利范围来确定其技术性范围。
图1是表示现有2Tab数字滤波器实施例的构成整合图。
图2是表示本发明的N个Tab数字滤波器实施例的构成整合图。
图3的(a)至(h)是表示图2的N个Tab数字滤波器的滤波器系数更新过程的动作时序图。
图4的(a)至(h)是表示图2的N个Tab数字滤波器的滤波器输出过程的动作时序图。
具体实施方式下面将参照附图对本发明的实施例构成及其作用进行详细说明，如图所示，并由此说明的本发明的构成和作用至少是用一个以上的实施例进行的说明，不会因此而上述的本发明的技术思想和核心及作用受限制。
本发明的目的在于，在VSB(残余边带)方式的数字电视机的时间领域均衡器、噪音消除器等使用的LMS适用数字滤波器结构，提出共享加法器和倍增器，以一个符号时间以内计算多个Tab的滤波器结构，旨在减少使用多个Tab的滤波器大小。
图2是这一本发明的LMS适应数字滤波器的详细整合图，把任意Tab数假设为N。
图2的数字滤波器是包括如下部份构成依次延迟输入数据x0，并为了把上述输入数据x0和各个延迟值之一用于滤波器输出值计算，依次选择输出的第一数据输入部100；依次延迟的输入数据xd0，并为了把上述延迟的输入数据xd0和各个延迟值之一用于系数更新，依次选择输出的第二数据输入部200；上述第二数据输入部200依次选择和输出的数据值乘以错误值的倍增器300；合计上述倍增器300的输出和反馈的转换系数值，依次运行系数更新，更新的系数值是储存在以相位具有1/N周期差距的时钟脉冲信号同步做出动作的各个延迟器后，依次选择，作为转换系数值反馈的系数更新部400；上述系数更新部400依次选择输出的更新的系数值乘以上述第一数据输入部100依次选择输出的数据值，分别储存在以相位具有1/N周期差距的时钟脉冲信号同步做出动作的各个延迟器后，全部合计各个延迟器的输出，进行输出的输出部500。
上述第一数据输入部100是包括如下部份构成把输入数据x0以单位周期信号(CLK)同步依次延迟的串联构成的N个延迟器(111～11N)、根据选择信号sel，依次选择上述输入数据x0和N个延迟器(111～11N)分别延迟的值之一，输出给输出部500的选择部120。上述CLK是具有单位时间周期的符号时钟脉冲。
上述第二数据输入部200是以如下部份构成把延迟的输入数据xd0以单位周期信号CLK同步依次延迟的串联构成的N个延迟器(211～21N)；根据选择信号sel，依次选择上述延迟的输入数据xd0和N个延迟器(211～21N)分别延迟的值中的一个，输出给倍增器300的选择部220。上述延迟的输入信号xd0是把输入信号x0至少延迟一个符号时钟脉冲以上的信号。
上述系数更新部400是包括如下部分构成合计上述倍增器300输出的值和反馈的转换系数值，更新转换系数值的加法器410；分别以相位具有1/N周期差距的时钟脉冲信号(clk1～clkN-1、clk)同步，储存上述加法器410更新的系数值的并联构成的N个延迟器(421～42N)；根据选择信号sel，依次选择上述N个延迟器(421～42N)输出中的一个，反馈给上述加法器410的同时，输出给输出部500的选择部430。把上述N个延迟器(421～42N)假设为，得到输入给各个时钟脉冲末端的上升区间输入的信号，通过输出端口输出，除此之外，也不会接收输入信号，维持此前状态。此外，输入到上述N个延迟器(421～42N)的时钟脉冲末端的各个时钟脉冲有clk1～clk(N-1)和clk。在这里，时钟脉冲clk的一个周期表示一个符号时间，clk1是把clk延迟1/N的时钟脉冲。同样的道理，clk3是把clk延迟3/N的时钟脉冲，clk(N-1)是把clk延迟(N-1)/N的时钟脉冲。
上述输出部500是包括如下部份构成上述第一数据输入部100依次选择输出的数据值乘以上述系数更新部400依次更新的系数值的倍增器510；分别以相位具有1/N周期差距的时钟脉冲信号(clk1～clkN-1)同步，储存上述倍增器510的倍增结果的以并联构成的N-1个延迟器(521～52N-1)。把上述N个延迟器(521～52N)也假设为，得到从输入给各个时钟脉冲末端的时钟脉冲(clk1～clkN-1)上升区间输入的信号，通过输出端口输出，除此之外，也不会接收输入信号，维持此前状态。此外，输入到上述N-1个延迟器(521～52N-1)的时钟脉冲末端的各个时钟脉冲有clk1～clk(N-1)。在这里，单位周期信号c lk的一个周期表示一个符号时间，clk1是把clk延迟1/N的时钟脉冲。
另外，输入到上述第一和第二数据输入部(100、200)的各个选择部(120、220)和系数更新部400的选择部430的选择信号(sel)相同，是把一个符号时间分为Tab(N)数依次产生的选择信号。即，一个符号时间以内，有N个选择信号(sel)依次产生。
图3的(a)至(h)是表示本发明的各个时钟脉冲clk、clk1～clk(N-1)的关系和选择信号sel及这时的LMS适应方式的系数更新过程的动作时序图。即，根据选择信号sel，依次计算新的系数值c，计算出的新的系数是储存在以相位具有1/N周期差距的时钟脉冲信号(clk、clk1......、clk(N-1))同步做出动作的各个延迟器(421～42N)(new c0、new c1、......、new c(N-1))。
图4的(a)至(h)是表示本发明的各个时钟脉冲clk、clk1～clk(N-1)的关系和选择信号sel及输出信号例子的动作时序图。
根据这样构成的本发明的数字滤波器，在第一数据输入部100的选择部120被选择信号sel选择和输出的信号是从输入信号x0到xN，共有N+1个；在第二数据输入部200的选择部220被选择信号sel选择和输出的信号是从旨在更新系数的延迟输入信号xd0到xdN，共有N+1个。这时，上述各个信号是通过以单位周期信号clk做出动作的延迟器(111～11N、211～21N)传送到选择部(120、220)。即上述单位周期信号clk的一个周期是与一个符号时间相同。
上述第一数据输入部100选择和输出的信号是输出给输出部500的倍增器510。上述第二数据输入部200选择和输出的信号是输出给倍增器300。
上述倍增器300是输入的误差e乘以上述第二数据输入部200选择输出的数据，输出给系数更新部400的加法器410。即，在现有技术，上述倍增器300需要相当于滤波器Tab的数量，但在本发明是与Tab数无关，共用一个倍增器300。在这里，上述误差值e是在一个符号时间以内具有相同值。
上述系数更新部400的加法器410是合计上述倍增器300的输出和反馈的转换系数，运行系数更新后，输出给并联的各个延迟器(421～42N)。在上述各个延迟器(421～42N)中，被相关时钟脉冲信号(clk、clk1～clkN-1)激活的延迟器是得到上述更新的系数输入，并进行储存。
即，各个延迟器(421～42N)是这样构成，对从c0系数到c(N-1)系数的N个系数，依次对单位周期信号clk分别以1/N周期延迟的时钟脉冲(clk1～clkN-1、clk)同步做出动作。一个加法器410依次计算的新的系数是被相关时钟脉冲信号激活，分到各个延迟器储存。这时，clk1是把clk延迟1/N周期的信号，clk2是把clk延迟2/N周期的信号，clk(N-1)是把clk延迟(N-1)/N周期的信号。其它时钟脉冲信号也以相同方式被延迟。
比如，在上述第二数据输入部200的选择部220，如果选择和输出被图3(d)相同的选择信号(即，sel＝0)延迟的输入信号xd0，上述延迟的输入信号xd0是在倍增器300乘以误差值e，输出给系数更新部400的加法器410。上述系数更新部400的加法器410是合计上述倍增器300的输出值(＝e*xd0)和反馈的转换系数值，运行系数更新，这时，反馈给上述加法器410的转换系数也被输入给系数更新部400的选择部430的选择信号(即sel＝0)变为c0。于是，上述加法器410输出的更新的系数值就变为图3(e)的c0+e*xd0。
此外，上述更新的系数值c0+e*xd0是同时输出给并联的N个延迟器(421～42N)。但上述N个延迟器(421～42N)设计为在上升区间被激活，并且输入到各个延迟器(421～42N)的时钟脉冲信号也不同，因此输出上述更新的系数值c0+e*xd0时，上述更新的系数值仅储存在激活的延迟器。
如图2所示，输入到第一个延迟器421的时钟脉冲是clk1，上述时钟脉冲clk1如图3(b)那样，是比单位周期信号clk延迟1/N的时钟脉冲。
因此，上述更新的系数值c0+e*xd0从加法器410将要输出时，只得到第一个延迟器421在时钟脉冲clk1的上升区间被激活而更新的系数值c0+e*xd0的输入，并进行储存的同时，通过选择部430把储存的系数值c0+e*xd0输出给输出部500的倍增器510。此后，输入到各个选择部(120、220、430)的选择信号sel是如图3的(d)那样，替换为sel＝1信号，因此上述选择部430选择第二个转换系数c1，反馈给上述加法器410。上述第一个延迟器421如图3的(f)那样，把输入的系数值c0+e*xd0持续维持到上述时钟脉冲clk1的下一个上升区间。这时，其它延迟器(422～42N)是处于非激活状态，因此不会接收新的输入c0+e*xd0，持续维持此前状态。
上述输出部500的倍增器510是上述系数更新部400的选择部430选择输出的更新系数值乘以上述第一数据输入部100选择输出的数据，输出给并联的N-1个延迟器(521～52N-1)。如果继续说明上述例，上述倍增器510是上述系数更新部400更新的系数值c0+e*xd0乘以上述第一数据输入部100的选择部120被选择信号(即，sel＝0)选择输出的输入信号x0，输出给各个延迟器(521～52N-1)。同样的道理，上述延迟器(521～52N-1)也设计为在上升区间被激活，输入到各个延迟器(521～52N-1)的时钟脉冲信号也相互不同，因此上述倍增器510的倍增结果输出时，上述倍增器510的倍增结果仅储存在被激活的延迟器。
即，在上述延迟器(521～52N-1)中，输入到第一个延迟器521的时钟脉冲是如图4的(b)之类的clk1，因此上述倍增器510的倍增结果(y＝c0*x0)也如图4(f)那样，只输入到时钟脉冲clk1被上升区间激活的第一个延迟器521储存的同时，通过输出端口输出。上述第一个延迟器521是如图4(f)那样，把输入的值(y＝c0*x0)持续维持到上述时钟脉冲clk1的下一个上升区间。这时，其它延迟器(521～52N-1)处于非激活状态，因此不会得到上述倍增器510的倍增结果(y＝c0*x0)输入，将持续维持此前状态的值。
这样，滤波器的输出如图4(e)那样，在倍增器510，第一数据输入部100选择的输入信号乘以系数更新部400选择的系数，依次产生，第一个输出(y0)是储存在以把单位周期信号clk延迟1/N周期的时钟脉冲clk1同步做出动作的延迟器521，并进行输出。同样的道理，第二个输出(y1)是储存在以把单位周期信号clk延迟2/N周期的时钟脉冲clk2同步做出动作的延迟器522，并进行输出。第N-1个输出(y(N-2))是储存在以延迟(N-1)/N周期的时钟脉冲clk(N-1)同步做出动作的延迟器(52N-1)，并进行输出。其它输出也以前面相同方法进行储存。只是在输出部500，第N输出(y(N-1))是无需延迟，输出计算的值。
于是，对任意N个Tab的各个输出y0～yN-1是在单位周期时间clk以内计算出，如果下一个单位周期时间之前，全部合计滤波器的输出值，并进行输出，就可以在输入信号进入时的单位周期时间clk以内得到输出。即，如图4(h)那样，因单位周期信号clk之前的累计区间同时出现N个Tab的输出，如果在上述累计区间内全部合计各个Tab的输出，就可以在输入信号进入时的单位周期时间clk以内得到滤波器的全部输出。这时，在上述累计区间以内，合计上述N-1个延迟器(521～52N-1)的输出(y0～Y(N-2))和没有延迟而计算出的值直接输出的第N个输出(y(N-1))的手段是可以使用加法器(没有图示)。
权利要求
1.数字滤波器，包括以单位时间周期同步依次延迟输入数据，并为了把上述输入数据和各个延迟值之一用于滤波器输出值计算，依次选择输出的第一数据输入部；以单位时间周期同步依次延迟上述输入数据中的延迟一定时间的数据，并为了把上述延迟的输入数据和各个延迟值之一用于系数更新，依次选择输出的第二数据输入部；上述第二数据输入部依次选择和输出的数据值乘以误差值的倍增器；合计上述倍增器的输出和反馈的转换系数值，依次运行系数更新，更新的系数值是储存在以相位具有1/N(在这里，N是滤波器的Tab数)周期差距的单位周期信号同步做出动作的各个延迟器后，依次选择各个延迟器的输出，作为转换系数值反馈的系数更新部；上述系数更新部依次选择输出的更新的系数值乘以上述第一数据输入部依次选择输出的数据值，储存在以相位具有1/N周期差距的单位周期信号同步做出动作的各个延迟器后，在已设定的累计区间以内，全部合计各个延迟器的输出，并进行输出的输出部。
2.如权利要求项1所述的数字滤波器，其特征在于，上述单位周期信号是具有单位时间周期的信号时钟脉冲。
3.如权利要求项1所述的数字滤波器，其特征在于，上述第一数据输入部包括把输入数据x0以单位周期信号同步依次延迟的串联构成的N个延迟器；根据选择信号，依次选择上述输入数据x0和N个延迟器分别延迟的值中的一个，并输出给输出部的选择部。
4.如权利要求项1所述的数字滤波器，其特征在于，上述第二数据输入部包括把延迟的输入数据xd0以单位周期信号同步依次延迟的串联构成的N个延迟器；根据选择信号，依次选择上述延迟的输入数据xd0和N个延迟器分别延迟的值中的一个，并输出给倍增器的选择部。
5.如权利要求项1所述的数字滤波器，其特征在于，上述系数更新部包括合计上述倍增器输出的值和反馈的转换系数值，更新转换系数值的加法器；分别以相位具有1/N周期差距的单位周期信号(clk1～clkN-1、clk)同步，得到上述加法器更新的系数值输入，并进行储存的并联构成的N个延迟器；根据选择信号，依次选择上述N个延迟器输出中的一个，反馈给上述加法器的同时，输出给输出部的选择部。
6.如权利要求项3～6所述的数字滤波器其中任一项，其特征在于，上述延迟器是在具有单位周期时间的相关时钟脉冲上升区间储存输入信号的同时，进行输出，除此之外，不会接收信号的输入，维持此前状态。
7.如权利要求项3～6所述的数字滤波器中的任意一项，其特征在于，上述选择信号是用Tab(N)数分成单位周期信号，依次产生的信号。
8.如权利要求项1所述的数字滤波器，其特征在于，上述输出部包括上述第一数据输入部依次选择输出的数据值乘以上述系数更新部依次更新的系数值的倍增器；分别以相位具有1/N周期差距的单位周期信号(clk1～clkN-1)同步，储存上述倍增器的倍增结果，并输出的并联构成的N-1个延迟器；在已设定的累计区间内，无需上述N-1个的延迟器的输出和延迟，直接合计输出的第N个输出值，求出最终输出的加法器。
9.如权利要求项8所述的数字滤波器，其特征在于，上述累计区间是设定在运行上述系数更新的时间以内使用的单位周期信号的最后部份。
全文摘要
本发明是有关在单位时间内，无需滤波器计算导致的输出延迟，可以计算任意Tab(簿片)的数字滤波器的发明。特别是，本发明得到以一个单位时间为周期的滤波器输出，利用一个倍增器和加法器，分别运行对多数Tab的系数更新，并利用一个倍增器，分别运行对多数Tab的输出计算，使倍增器和加法器的数量与以一个单位时间为周期计算的Tab数量成反比例减少，因此可以改善使用较多Tab的滤波器上的滤波器大小问题。
文档编号H03H17/02GK1855714SQ200510025548
公开日2006年11月1日 申请日期2005年4月29日 优先权日2005年4月29日
发明者金佑灿 申请人:上海乐金广电电子有限公司