专利名称：驱动电路的制作方法
技术领域：
本发明通常涉及一种驱动电路，特别是一种在具有不同的工作电压的电路域之间转换(transition)时具有减少的传播时间差(区域转换时滞(domain transition skew))的输出驱动器(离线驱动器)。
背景技术：
在现代高速逻辑电路中，满足输入和输出处的默认定时的要求是非常严格的。因此，相应的输入和输出驱动器现今非常重要。为了说明输出驱动器工作时出现的问题，根据现有技术的示例性输出电路将在以下详细描述。
图6示出与激励源连接的、根据现有技术的微电子电路的输出驱动器的简化电路图。整体电路布置用610来表示。该电路包括激励源620以及驱动电路622。激励源620包括第一倒相器630，该倒相器的数据输入D由伪随机数据信号(PRBS)源632来控制。伪随机数据发生器632以1.6Gbps的位速率提供伪随机数据。第一倒相器630被耦合到第一电源电势VDD和第一参考电势VSS，其中第一电源电势VDD和第一参考电势VSS之间的电势差在所示的例子中为1.8伏特。从外部来施加这个电压电源并象征性地由直流电压源634来示出。此外，应注意，第一参考电势VSS被连接到全局参考电势GND。此外，应注意，第一倒相器630的n沟道MOS场效应晶体管具有2μm的沟道宽度，而第一倒相器630的p沟道MOS场效应晶体管具有4.5μm的沟道宽度。所示电路的倒相器是传统的CMOS倒相器，如在图例640中所示。为了实现相等的上升和下降时间，同时使用的p沟道MOS场效应晶体管和n沟道MOS场效应管具有不同的沟道宽度，这两个MOS场效应晶体管相应地被标注在图6中。
驱动电路622包含被耦合到第二电源电势VDDQ和第二参考电势VSSQ的两个串联的倒相器650、652。第二倒相器650的输入被耦合到激励源620的第一倒相器630的输出。第二倒相器的输出为第三倒相器652提供控制信号DX。第三倒相器652的输出被耦合到电路输出656。第二电源电势VDDQ和第二参考电势VSSQ之间的电势差是恒定的1.8V，该电势差的特征在于直流电压源660。第二参考电势VSSQ与全局参考电势GND是不同的，但是此外在给定的建模中经由噪声电压源670来耦合。在给定的建模中，该噪声电压源提供振幅为0.35伏特和频率为1千兆赫的正弦电压信号。在给定的电路中，输出电压680被限定或被分接在第二参考电势VSSQ和电路输出656之间。
基于结构化描述，传统的输出驱动电路610的功能将在以下被说明。所示电路的目标是产生内部信号，该内部信号存在于数据输入D处，该内部信号以定义明确的方式以缓冲的形式在附着在电路输出656处的外部总线处可得到。数据输入D处的信号在电势VDD(逻辑高)和VSS(逻辑低)之间转换。由驱动电路622形成的输出缓冲器通过提供第二电源电势VDDQ以及第二参考电势VSSQ的独立的电势电源(电源线)来供给。包含第一电源电势VDD以及第一参考电势VSS的内部电源电势和包含第二电源电势VDDQ以及第二参考电势VSSQ的外部电源电势之间的隔离是必需的，因为，当缓冲器驱动外部总线时，外部电源电势(也就是VDDQ和VSSQ)常遭受由电感引起的不规则起伏。在设备或集成电路典型工作时，消除这些来自引导第一电源电势VDD和第一参考电势VSS的片上电势线的统计起伏是有益的。以下，假设，在静态情况下，第一电源电势VDD等于第二电源电势VDDQ，而第一参考电势VSS等于第二参考电势VSSQ(VDDQ＝VDD；VSSQ＝VSS)。
为了能够严格满足关于输出侧定时的规范，重要的是确保由该缓冲器延迟的传播时间在任何情况下都是恒定的。例如，如果上升沿比下降沿更快地通过该缓冲器传播，则上升沿和下降沿之间的输出侧定时应该相对彼此暂时漂移。
此外，起伏或噪声电压明显地贡献于定时中的漂移。尽管存在于芯片上的第一电源电势VDD和第一参考电势VSS之间的容性耦合以及第二电源电势VDDQ和第二参考电势VSSQ之间的容性耦合可确保第一电源电势VDD和第一参考电势VSS之间的电势差以及第二电源电势VDDQ和第二参考电势VSSQ之间的电势差是恒定的，但是第一电源电势VDD和第二参考电势VSSQ之间的关系(VDD-VSSQ)以及第二电源电势VDDQ和第一参考电势VSS之间的关系(VDDQ-VSS)在存在由电感所感应的第二电源电势VDDQ和第二参考电势VSSQ上的统计扰动时没有被很好地控制。因此，工作在以第一电源电势VDD和第一参考电势VSS供给的电路域和以第二电源电势VDDQ和第二参考电势VSSQ供给的电路域之间的边界处的每个晶体管提供对电源和参考电势的统计起伏敏感的信号传播时间。
根据基于图6示出的现有技术的例子是利用安捷伦科技模拟软件ADS模拟的开始基础。在这个模拟中，第二电源电势VDDQ和第二参考电势VSSQ上的由电感引起的统计起伏(噪声)由提供振幅为0.35伏特和频率为一千兆赫的正弦电压的电压源来模拟。此处以每秒1.6千兆位(1.6Gbps)的位速率提供数据流的伪随机数据发生器632用作对所模拟的电路布置610的激励。此处，观察电路输出656和第二参考电势VSSQ之间的输出电压680。
图7示出针对根据现有技术的输出驱动器的所模拟的眼图的摘录。该眼图整体用710来表示。此处，示出从低逻辑电平转换到高逻辑电平时的输出电压680的数据眼，以及反之，从高逻辑电平转换到低逻辑电平时的输出电压680的数据眼。横坐标720示出以ps为单位的时间，其中从0到625ps的时间周期此处被示出。纵坐标722示出输出电压680并以伏特为单位。
在前面描述的电路建模中，眼图710示出输出电压680上的75ps的抖动730。该抖动730由从以第一电源电势VDD供给的电路域转换到以第二电源电势VDDQ供给的电路域(VDD-VDDQ区域转换)引起。
为了更好的理解，这里也探究该电路功能的一些细节。一方面，重要的是观看两个电压电源之间的差异。在图6的基础上示出的由电路布置610中的激励源620调制的集成电路布置工作在仅仅遭受小起伏的电源(低噪声电源)处。伴随的第一电源电势VDD和第一参考电势VSS之间的电势差近似恒定。实际上，这由存在于相应的电源线或供电层之间的芯片上的电容来确保。第一电源电势VDD和第一参考电势VSS也相对全局参考电势GND在很大程度上被固定并仅遭受小的起伏。另一方面，第二电源电势VDDQ以及第二参考电势VSSQ表示起伏的电源(噪声电源)。第二电源电势VDDQ和第二参考电势VSSQ之间的电势差此处通过电容再次近似恒定，但这两个电势相对全局参考电势GND起伏。
此外，以下探究在以第一电源电势VDD供给的电路域和以第二电源电势VDDQ供给的电路域之间转换时切换操作如何发生。此处所看到的是信号从第一倒相器630移交到第二倒相器650。第二倒相器650此处包含pMOS场效应晶体管以及nMOS场效应晶体管，该pMOS场效应晶体管的源极端子被连接到第二电源电势VDDQ，该nMOS场效应晶体管的源极端子被连接到第二参考电势VSSQ。此处，考虑其中第三倒相器652的输入处的电容被放电的放电操作和其中第三倒相器652的输入处的电容被充电的充电操作。充电操作和放电操作表示两个可能的状态转换并确定切换边沿的陡度和暂时的位置。
放电操作通过呈现为逻辑高电平的由第一电源电势VDD来供给的第一倒相器的输出来启动。第一倒相器的输出因此为或接近第一电源电势VDD。该电势也出现在第二倒相器650的MOS场效应晶体管的栅极端子处。此处，第二倒相器650的nMOS场效应晶体管针对放电操作是相关的，该nMOS场效应晶体管的源极端子在第二参考电势VSSQ处。第一电源电势VDD和第二参考电势VSSQ之间的电势差决定于流过nMOS场效应晶体管的电流，该nMOS场效应晶体管将第三倒相器652的电容放电。
相似地，充电操作由假设为逻辑低状态的第一倒相器630的输出来启动。这意味着，第一倒相器630的输出为第一参考电势VSS或非常接近该第一参考电势VSS。第二倒相器650的pMOS场效应晶体管负责第三倒相器652的输入处的电容的充电操作。第一参考电势VSS出现在其栅极处，而第二电源电势VDDQ出现在源极端子处。第二电源电势VDDQ和第一参考电势VSS之间的电势差此处负责充电电流。
第一电源电势VDD与第二电源电势VDDQ之间的漂移或同时使用的第一参考电势VSS与同时使用的第二参考电势VSSQ之间的漂移导致这样的事实，即充电电流和放电电流分别相对所期望的标称状态来变化。取决于第一和第二电势之间的电势差，因此在切换转换时产生边沿的暂时的漂移。此处特别是扰乱该边沿针对上升和下降切换转换不同地漂移。因此，预定的定时被扰乱。
根据现有技术，已知一系列解决方案，这些解决方案被期望在具有不同电源电压的电路域之间转换时保证恒定的信号传播时间。因为由统计电势起伏感应的传播时间变化的基本原因是由电感感应的芯片上的统计电势起伏，所以简单的解决方案的目的在于直接使统计电势起伏(噪声)最小化。这可以简单的方式通过减少针对第二电源电势VDDQ和第二参考电势VSSQ的电势电源(VDDQ/VSSQ电源线)上的整体电感来实现。整体电感的减少或者通过增加针对第二电源电势VDDQ和第二参考电势VSSQ的连接的数量或者通过使用更好的封装是可能的。在第一解决方案中，多个电感并联，由此减少整体电感，在后者的解决方案中，每个连接的电感更低。然而两种解决方案实际使用是有限的，因为他们导致更昂贵的产品。
针对改进时域属性的进一步的解决方案在J.B.Lee等的会议文献“Digitally-Controlled DLL and I/O Circuits for 500Mb/s/pin×16 DRR SDRAM”(ISSCC 2001，第68页)中被说明。在该文章中，提出置换从最后的驱动器级的输入到前驱动器的输入的以第一电源电势供给的电路域和以第二电源电势供给的电路域之间的边界(区域转换)。这个解决方案减少了所引入的传播时间差的幅度但不能完全消除该传播时间差，因为电压差常遭受继续存在于前驱动器的输入处的统计起伏。由这样的电路布置可实现的改进已经在图7中被看到，因为，在根据图6的所模拟的电路布置610中，具有不同电源电势的电路域之间的转换(区域转换)不是位于最后的驱动器级的输入处而是已经位于前驱动器的输入处。
用于减少暂时的不安全性的进一步的解决方案例如可从Y.Kanno等的会议文献“Level Converters with High Immunity to PowerSupply Bouncing for High-Speed sub-1-V LSIs”(Symposium VLSICircuits 2000，第202页)中导出。这篇文章教导使用电平变换器来提供从以第一电源电势供给的电路域到由第二电源电势供给的第二电路域的转换。如果第一电源电势VDD比第二电源电势VDDQ更低(VDD＜VDDQ)，则必须使用电平变换器。然而，如果在静态运行状态中第一电源电势VDD等于第二电源电势VDDQ(VDD＝VDDQ)，并且第一参考电势VSS也等于第二参考电势VSSQ(VSS＝VSSQ)，则电平变换器的实现典型地被避免，因为电平变换器在输出路径中引入额外的时间延迟而且在没有传播时间差的情况下仅仅难于设计该电平变换器。
发明内容
本发明的目标在于提供驱动电路，该驱动电路能够在具有不同电源和参考电势的电路域之间转换并相对切换边沿的暂时位置而对输入侧和输出侧电势之间的漂移不敏感。此外，本发明的目标在于提供用于在具有不同电源和参考电势的电路域之间发射信号的方法，该方法对电源电势起伏不敏感。
这个目标通过权利要求1的电路以及通过权利要求20的方法来实现。
本发明提供用于将逻辑信号从电路输入耦合到电路输出的、具有并联的第一支路和第二支路的电路，其中第一支路中的倒相器和第二支路中的倒相器用于接收逻辑信号的相同的逻辑值，该第一支路中的倒相器(作为第一支路中的最后的倒相器)经由耦合到第一电源电势和第一参考电势的第一电源电势端子来供电，该第二支路中的倒相器(作为第二支路中的第一倒相器)经由耦合到第二电源电势和第二参考电势的第二电源电势端子来供电，并且其中这两条支路的输出相互连接并被耦合到电路输出。
除此之外，本发明提供用于将输入信号从耦合到第一电源电势和第一参考电势的第一电路域发射到耦合到第二电源电势和第二参考电势的第二电路域的方法。
本发明的中心思想是，有利地使用两条支路来时间稳定地将信号从第一电路域发射到被耦合到除了第一电路域以外的其他电源电势的第二电路域，其中，在第一支路中，将基于输入信号的第一信号从第一电路域移交给第二电路域，以及在第二支路中，具有与第一信号互补的逻辑值的第二信号被移交，其中两条支路的输出互相连接并被耦合到电路输出。在这样的电路设计中，具有相互互补的逻辑值的两个信号被从耦合到第一电源电势和第一参考电势的第一电路域发射到耦合到第二电源电势和第二参考电势的第二电路域。如果输入信号的值变化，则反向边沿在两个信号中出现。取决于输入侧电源和参考电势如何与输出侧电源和参考电势有关，具有不同延迟的上升和下降沿由第二电路域来识别。然而，通过两条支路的输出信号的结合，平均化可能发生，以致电路输出处的转换的时刻位于在第二电路域中在其处识别出上升和下降沿的时刻之间。因为针对上升沿和下降沿的信号传播时间取决于第一和第二电路域的电源和参考电势之间的电势差以大约相反的方式变化，所以上升沿和下降沿在第二电路域中被识别出的两个时刻之间的平均化通过用于耦合逻辑信号的电路导致整体信号传播时间，该逻辑信号仅仅很少依赖于第一和第二电路域的电源和参考电势之间的电势差。
本发明电路的优点在于以下事实，即该电路以比传统电路更不敏感的方式作用于输入侧和输出侧电源和参考电势之间的统计起伏。根据示例性的模拟，本发明电路中的抖动可被减少到20ps，而大约75ps的抖动出现在传统的电路布置中。用于实现这样的改进必需的电路开销是极小的。此外，与许多传统电路相反，可能在输入侧和在输出侧使用同样的电源电压，以及因此相等的信号振幅。
在优选的实施例中，本发明电路被连接在第一电路布置和第二电路布置之间，其中第一电路布置被耦合到第一电源电势和第一参考电势，以及其中第二电路布置被耦合到第二电源电势和第二参考电势。说完这个，本发明电路就适合于独立于附着在电路输入和电路输出处的第一和第二电路的电源和参考电势来发射信号，也就是不用破坏电源电势起伏的定时。
本发明电路可优选地与集成电路布置结合使用，其中本发明电路的电路输入或电路输出被耦合到集成电路布置，以及其中本发明电路的输入或输出侧电源和参考电势等于集成电路的电源和参考电势。通过本发明电路的单片集成和集成电路布置，此处保证无电势起伏发生在本发明电路和集成电路布置之间。
此外，优选的是本发明电路的两条支路的输出彼此连接并经过输出驱动器被耦合到电路输出。该输出驱动器优选地被耦合到第二电源电势和第二参考电势。在这样的设计中，两条支路的输出信号有利地由输出驱动器来缓冲，其中，通过两条支路的输出侧级以及输出驱动器使用相等的电源和参考电势来避免两条支路的输出和输出驱动器之间的边沿的暂时漂移。
此外，优选的是以基于输入信号的信号来供给两条支路的输入。在本发明电路的特别简单的实施例中，两条支路的输入直接以输入信号来供给。两条支路因而具有相同的输入信号，由此两条支路的发射中的暂时漂移的消除或平均以特别有利的方式发生。
此外，优选的是，在静止的工作状态中，具有相等逻辑值的信号出现在两条支路的输出处。如果相等的逻辑值(也就是或者高电压电平或者低电压电平)出现在两条支路处，两条支路的输出可特别有利地结合，而无须在静止工作时流动的高电流。说完了此，这样的电路设计就可在静止工作中近似无源地运行。此外，特别有利的减少或者补偿两条支路中的暂时漂移是可能的，因为两条支路的输出的互连的平均化可实现这个目标。
此外优选的是，第一和第二支路各由串联的发射级组成。优选的是，多个输入侧发射级被耦合到第一电源电势和第一参考电势，而剩下的(输出侧)发射级被耦合到第二电源电势和第二参考电势。在这样的设计中，在第一和第二支路中各有被耦合到第一电源和参考电势的电路域和被耦合到第二电源和参考电势的电路域之间的唯一的隔离。
根据本发明，第一和第二支路中的设计在具有不同的电源电势和参考电势的电路域之间的相应的边界位置处具有相反的逻辑值。因此，在切换转换时，跨越第一和第二支路中的两个边界位置发射反向边沿，其中，取决于输入和输出侧电源和参考电势之间的电势差异，一个边沿以延迟的方式通过而另一个边沿以加速的方式通过。在本发明电路设计中，这个延迟或加速通过平均化来平衡。
优选的是，针对第一和第二支路具有相等的级数，因为可假设两条支路具有相等的信号传播时间。第一和第二支路中的边界位置优选地通过倒置发射级而漂移。因此，可实现，反向信号电平或边沿各跨越前述边界或边界位置来发射。倒相器和非反相驱动器被优选为发射级。
此外，方便的是，第一和第二支路中的倒相器的数量是相等的。说完了此，以静止的观点，第一和第二支路就具有相同的传输特性(反相或非反相)。因此，很可能的是并联两条支路，而无需进一步进行输入侧或输出侧的耦合测量。
本发明的优选的实施例将在以下参考附图来解释，其中图1是根据本发明的第一实施例的本发明电路的方框电路图；图2是根据本发明的第二实施例的具有四个倒相器的本发明电路的电路图；图3是根据本发明的第三实施例的具有三个倒相器的本发明电路的电路图；图4是与激励源连接的、具有根据本发明的第四实施例的本发明电路的输出驱动器的简化电路图；图5是针对根据本发明的第四实施例的输出驱动器的所模拟的眼图的摘录；图6是与激励源连接的、根据现有技术的微电子电路的输出驱动器的简化电路图；图7是针对根据现有技术的输出驱动器的所模拟的眼图的摘录。
具体实施例方式
图1示出根据本发明的第一实施例的本发明电路的方框电路图。该电路整体用110来表示。该电路110包含经过第一耦合网络122被耦合到第一支路126的输入124的电路输入120。此外，该电路输入120经过第二耦合装置132被连接到第二支路136的输入134。第一支路126的输出140和第二支路136的输出142相互连接并经过输出侧耦合网络144被耦合到电路输出150。第一和第二支路基本上以并联方式来构造。第一支路126包含耦合到第一电源电势VDD以及第一参考电势VSS的至少一个输入侧倒相器160。在第一支路的输入124和输入侧倒相器160之间，可选地仍进一步有耦合到第一电源电势VDD和第一参考电势VSS的发射级。在第一支路126中的输入侧倒相器160的下游，还可能有一个或多个耦合到第二电源电势VDDQ以及第二参考电势VSSQ的发射级。然而，当观看到第一信号支路的输入124和第一信号支路的输出140之间的信号流时，输入侧倒相器160是耦合到第一电源电势VDD和第一参考电势VSS的最后的信号发射级。
第二信号支路136同样包括耦合到第二电源电势VDDQ和第二参考电势VSSQ的输出侧倒相器170。在输出侧倒相器170的输出和第二支路的输出142之间，可进一步连接耦合到第二电源电势VDDQ和第二参考电势VSSQ的多个级。还进一步耦合到第一电源电势VDD和第一参考电势VSS的发射级也可被连接在第二支路的输入134和输出侧倒相器170的输入之间。但是，沿从第二支路的输入134到输出142的信号流方向，输出侧倒相器170是被耦合到第二电源电势VDDQ和第二参考电势VSSQ的第一倒相器。
基于结构化的说明，本发明电路110的功能将在下面被说明。根据本发明，该电路110被适配，以致输入侧倒相器160的输入以及输出侧倒相器170的输入接收具有相同逻辑值的信号。因此，输入侧倒相器160的输出162处的逻辑值与输出侧倒相器170的输入172处的信号相反。然而，第一支路126中的输入侧倒相器160的输出162处的信号和第二支路136中的输出侧倒相器170的输入172处的信号精确地是跨越隔离耦合到第一电源电势VDD和第一参考电势VSS的电路与或者耦合到第二电源电势VDDQ和第二参考电势VSSQ的电路域的边界180发射的信号。说完了此，具有相反的逻辑值的两个信号就跨越边界180来发射。相应地，在电路输入120处切换转换时，反向边沿出现在边界180处。如果第一和第二电势VDD、VSS；VDDQ、VSSQ相对彼此漂移，则跨越边界180发射的上升沿被延迟，而跨越边界180发射的下降沿被加速，或者相反，跨越边界180发射的上升沿被加速，而跨越边界180发射的下降沿被延迟。但是所示的具有两条并联支路的电路设计通过第一和第二支路126、136的输出140、142的连接能实现在属于电路输入120处信号的变化的切换边沿在其处出现的时刻之间的平均化。因此，由输出侧电源电势VDDQ和参考电势VSSQ的起伏产生的切换边沿的漂移通过平均化来减少或消除。
图2示出根据本发明的第二实施例的具有四个倒相器的本发明电路的电路图。该电路整体用210来表示。该电路包含在输入节点230和输出节点DX之间并联切换的两条信号路径220、222。第一支路包含第一倒相器240，该第一倒相器240的输入被耦合到输入节点230，并且该第一倒相器240被耦合到第二电源电势VDDQ和第二参考电势VSSQ。在这个第一倒相器240的下游，有第二倒相器242，该第二倒相器242的输入被耦合到第一倒相器240的输出而该第二倒相器242的输出被连接到输出节点DX。第二倒相器242被耦合到第二电源电势VDDQ和第二参考电势VSSQ。第二支路222也包含两个倒相器。第三倒相器244的输入被耦合到输入节点230。此外，第三倒相器被耦合到第一电源电势VDD和第一参考电势VSS用于激励。在该第三倒相器的下游，有第四倒相器246，该第四倒相器246的输入被连接到第三倒相器244的输出。第四倒相器246被耦合到第二电源电势VDDQ和第二参考电势VSSQ，并且其输出被连接到输出节点DX。
因而，应注意，仅仅第三倒相器244被耦合到第一电源电势VDD和第一参考电势VSS，而第一、第二、和第四倒相器240、242、246被耦合到第二电源电势VDDQ和第二参考电势VSSQ。此外，应注意，假设耦合到输入节点230的控制电路也被耦合到第一电源电势VDD和第一参考电势VSS。此外，假设耦合到输出节点DX的输出驱动器工作在第二电源电势VDDQ和第二参考电势VSSQ。因而，两个电路域250、252可被区分，其中第一(输入侧)电路域250的元件被耦合到第一电源电势VDD和第一参考电势VSS，并且其中第二(输出侧)电路域252的元件被耦合到第二电源电势VDDQ和第二参考电势VSSQ。边界256可被限定在两个电路域250、252之间。此外，注意到，第一电路域250也被称为“VDD域”而第二电路域252被称为“VDDQ域”。输入节点230处的输入信号指第一电源电势VDD和第一参考电势VSS(VDD域)，而输出节点DX处的输出信号指第二电源电势VDDQ和第二参考电势VSSQ(VDDQ域)。
基于电路210的结构化描述，以下将更详细地说明该功能。此处，本发明原理将被详细说明。
在本发明电路布置的设计中，从观察出发，片上电容确保单独的电源支路的电压是恒定的，也就是第一电源电势VDD和第一参考电势VSS之间的电势差是恒定的，而且第二电源电势VDDQ和第二参考电势VSSQ之间的电势差是恒定的。以公式来表达，应用(VDD-VSS)＝常数，(VDDQ-VSSQ)＝常数。
假设第一电路域和第二电路域以幅值相等的电源电压工作，应用(VDD-VSS)＝(VDDQ-VSSQ)。
以下，在耦合到第一电源电势VDD和第一参考电势VSS的第一电路域250和耦合到第二电源电势VDDQ和第二参考电势VSSQ的第二电路域252之间的转换处的情况被检查。此处，假设第二电路域252中的第一发射级是具有n沟道场效应晶体管的倒相器240和具有p沟道场效应晶体管的倒相器246，其中n沟道场效应晶体管的源极端子被耦合到第二参考电势VSSQ，并且其中p沟道场效应晶体管的源极端子被耦合到第二电源电势VDDQ。
以下，第二支路222将示例性地被考虑，但是该考虑也可转换到第一支路220。针对第一电路域250和第二电路域252之间的边界256处的上升沿，第二电路域252中的第一倒相器的n沟道场效应晶体管(此处也就是第四倒相器246)必须对其输出节点DX进行放电。如果倒相器246的输入被足够快地控制，则输入信号的转换可能被忽略。在这种情况下，n沟道场效应晶体管的栅极端子在第一电源电势VDD处，而其源极端子在第二参考电势VSSQ处。在切换操作开始时，n沟道场效应晶体管在饱和操作范围内，并且以好的近似，针对输出节点DX的放电电流专有地是栅源极电压的函数I_放电＝I(VDD-VSSQ)。
另一方面，在第一电路域250和第二电路域252之间在下降输入边沿处转换时，该倒相器246的p沟道场效应晶体管必须对其输出节点DX进行充电。针对伴随的充电电流，应用I_充电＝I(VDDQ-VSS)。
此处，假设第一参考电势和第二参考电势以及第一电源电势VDD和第二电源电势VDDQ可相差电势差ΔV，其中，应用VSSQ＝VSS+ΔV和VDDQ＝VDD+ΔV。
如果第二参考电势VSSQ例如在正方向增加了ΔV，则第二电源电势随之增加，如由以下假设来确定VDDQ-VSSQ＝常数。
因此，针对放电电流，可写为I_放电＝I(VDD-VSS-ΔV)。
针对倒相器246的输入处的负边沿处的相应的充电电流，应用I_充电＝I(VDD-VSS+ΔV)。
因此，可注意到，针对第二参考电势VSSQ相对第一参考电势VSS的正起伏，上升沿以减速的方式由于在第一和第二电路域250、252之间转换时的减小的放电电流I_放电而由倒相器246发射给其输出，而且下降沿以加速的方式由于在第一电路域250和第二电路域252之间转换时的增加的充电电流I_充电来发射。然而，根据线性近似，期望平均延迟是恒定的
(I_放电+I_充电)＝常数。
因而，通过组合耦合到不同电源电势和参考电势VDD、VDDQ、VSS、VSSQ的电路域250、252之间的边界256处的上升和下降沿的传播，其中由电势起伏引起的传播时间差被减少或被抑制的信号传播可被实现。
实现该中心思想的简单的电路在图2中示出。输入节点230处的输入信号经由在第一支路220和第二支路222中通过的两条信号路径来发射。每条信号路径包含两个倒相器240、242；244、246。由第二倒相器242和第四倒相器246形成的输出侧级都被耦合到第二电源电势VDDQ和第二参考电势VSSQ。输出侧级242、246都驱动共同的输出节点DX。第一电路域250和第二电路域252之间的边界256运行在输入节点230和第一倒相器240的输入之间以及在第三倒相器244和第四倒相器246之间。因此，在电源电势域之间存在两个转换，在该电源电势域处存在互相互补的信号或边沿。因此，一方面，其逻辑值等于输入信号的信号和其逻辑值与输入信号的逻辑值互补的信号跨越两个电路域250、252之间的边界256来发射。在每次切换转换时，上升和下降沿都被从第一电路域250发射到第二电路域252。相应地，边沿位置的平均化可能发生。两条支路220、222的输出的组合确保与输入节点230处的信号反向的输出节点DX处的信号具有大约对应于两条支路220、222中的信号传播时间的平均值的信号传播时间。
总之，可建立，通常取代耦合到不同电源和参考电势的电路域之间的一次转换(区域转换)，两次这样的转换根据本发明被使用。该最终的信号通过混合或者组合或者叠加两条信号路径来产生。
如果第二电源电势VDDQ和第二参考电势VSSQ相对于第一电势向上漂移，则第一倒相器240针对上升沿减慢，因为其n沟道场效应晶体管工作在第一电源电势VDD和第二参考电势VSSQ之间，而第四倒相器246变化地更快，因为其p沟道场效应晶体管工作在第二电源电势VDDQ和第一参考电势VSS之间。所平均的信号路径的速度因而独立于电源和参考电势的漂移。
图3示出根据本发明的第三实施例的具有三个倒相器的本发明电路的电路图。该电路整体用310来表示。该电路包含并联连接在输入节点330和连接节点332之间的第一倒相器320以及第二倒相器322。第一倒相器320被耦合到第二电源电势VDDQ以及第二参考电势VSSQ，而第二倒相器322被耦合到第一电源电势VDD和第一参考电势VSS。最后，第三倒相器340被连接在连接节点332和输出节点DX之间，该第三倒相器340像第一倒相器320那样被耦合到第二电源电势VDDQ和第二参考电势VSSQ。再者，此处假设，耦合到输入节点330的电路被耦合到第一电源电势VDD和第一参考电势VSS，而且耦合到输出节点DX的电路被耦合到第二电源电势VDDQ和第二参考电势VSSQ。如利用在图2的基础上示出的电路210，其间通过边界356的第一电路域350以及第二电路域352由相应的电源和参考电势来限定。
再者，存在两个互相互补的信号，也就是第一倒相器320的输入处的信号和第二倒相器322的输出处的信号，这两个信号跨越边界356。因而，具有互相互补的切换边沿的两个互相互补的信号在第一电路域350和第二电路域352之间交换。然而，在所示的电路310中，仅仅两个倒相器320、322被使用，其中一个被耦合到输入侧电源和参考电势而另一个被耦合到相对应的输出侧电势。这两个倒相器320、322的输出在共同的连接节点332处组合，其中被耦合到第二电源电势VDDQ和第二参考电势VSSQ的另外的倒相器340接管缓冲器的功能并使得信号在输出节点DX处可用。按照原理的功能，特别是关于通过第一倒相器320和通过第二倒相器322的传播时间的平均，该电路310对应于在图2的基础上示出的电路210，以致此处没有必要进一步解释。
图4示出与激励源连接的、具有根据本发明的第四实施例的本发明电路的输出驱动器的简化电路图。该电路布置整体用410来表示。该电路布置包括匹配在关于其结构的图6的基础上示出的电路610的激励源的激励源620。应该指出，图4和图6中的相同的参考标记表示相同的装置。该电路进一步包含驱动电路622，该驱动电路622与在图6的基础上示出的电路类似地构造。此处，相同的参考标记也指出相同的装置或信号。再者，假设，激励源620从具有低统计起伏的能源(低噪声电源)来供给，而针对驱动电路622的能源遭受更大的统计起伏(噪声电源)。
在图4的基础上示出的电路410和在图6的基础上示出的电路610之间的基本差异是，在电路410中，电路610的第二倒相器650由两个并联的倒相器420、422来替代。这两个倒相器被称为第一耦合倒相器420和第二耦合倒相器422。第一和第二耦合倒相器420、422并联连接在第一倒相器630的输出和第三倒相器652的输入之间。所示例子中的耦合倒相器都具有相同的晶体管几何尺寸，其中n沟道场效应晶体管具有3μm的沟道宽度而p沟道场效应晶体管具有6.75μm的沟道宽度。第一耦合倒相器420被耦合到第一电源电势VDD和第一参考电势VSS，其中第二耦合倒相器422被耦合到第二电源电势VDDQ以及第二参考电势VSSQ。此外，指出第一和第二耦合倒相器420、422各自的沟道宽度是电路610的第二倒相器650的沟道宽度的一半。因而，耦合倒相器420、422在静态工作时与电路610的第二倒相器650等效。因而，本电路的中心思想是根据现有技术(参考电路610)的信号发射链中的倒相器中的一个被分成两部分。一部分被耦合到第一电源电势VDD和第一参考电势VSS用于供电(VDD电源)。另一部分被耦合到第二电源电势VDDQ和第二参考电势VSSQ用于供电(VDDQ电源)。
所示的电路410基本上实现了在图3基础上示出的电路310，以致该功能基本上对应于电路310或电路210。所示的电路410是针对利用安捷伦科技ADS模拟软件模拟的基础。
图5示出根据本发明的第四实施例的输出驱动器的所模拟的眼图的摘录。该眼图整体用510来表示。在横坐标520上，从0到625ps的范围内的以ps为单位的时间被绘出。纵坐标522示出电路410的输出电压480。从基本上示出从低到高逻辑电平的转换或相反的从低到高逻辑电平的转换的眼图510中可看出，在电路410中，输出电压480的抖动530在以前描述的激励和所述耦合在第二参考电势VSSQ上的干扰时大约20ps。针对本发明电路410模拟的眼图510以及针对传统电路610模拟的眼图710的比较示出，在本发明电路中，输出处的依赖于位模式的时间漂移减少到20ps，而在传统电路中该暂时漂移大约为75ps。可通过使用本发明电路实现的55ps的改进也应与根据当前的高速设备的规范的整体可接收的125ps的时间偏离相比较。特别是，这个比较示出本发明电路如何能改进电路布置的输出处的时间特性。
发明电路也可用于执行两个电源电压VINT和VDD之间的电平降低的信号路径中，其中VDD＞VINT。此处，以电源电压VDD供给的倒相器可直接控制以电源电压VINT供给的倒相器。因为以电压VINT供给的倒相器的切换点在约VINT/2处(其中VINT/2＜VDD/2)，所以时间漂移随着电平降低被引入。这个暂时的漂移可相似地通过两个反向边沿的组合来减少或抑制。
此外，本发明电路不一定要使用CMOS倒相器作为倒相器。相反，每个反相电路布置均可被用作为倒相器。例如，可能使用NAND门作为倒相器。如果具有两个输入的NAND门被用作倒相器，则或者两个输入可被连接到输入信号，或者一个输入被设置为高逻辑电平而另一个输入被连接到输入信号。类似地，NOR门可被用作倒相器。
本发明因此基于该基本思想来执行由输出缓冲器处的电势起伏加速和减速的信号边沿之间的平均化。由此，可避免当通过输出缓冲器时由针对上升和下降沿的电势起伏引起的传播时间差。统计电势起伏可例如视电源电势供给上的寄生电感而定。
权利要求
1.用于将逻辑信号从电路输入(120；230；330；D)耦合到信号输出(150；DX；656)的电路(110；210；310；410)，其包含并联连接的第一支路(126；222；322；420)和第二支路(136；220；320；422)，其中该第一支路(126；222；322；420)中的倒相器(160；244；322；420)和该第二支路(136；220；320；422)中的倒相器(170；240；320；422)用于接收该逻辑信号的相同的逻辑值，该第一支路(126；222；322；420)中的倒相器(160；244；322；420)作为这条支路中的最后的倒相器经由第一电源端子来供电，经由该第一电源端子来供给第一电源电势(VDD)和第一参考电势(VSS)，该第二支路(136；220；320；422)中的倒相器(170；240；320；422)作为这条支路(136；220；320；422)中的第一倒相器经由第二电源电压端子来供电，经过该第二电源电压端子来供给第二电源电势(VDDQ)和第二参考电势(VSSQ)，其中，所述两条支路的输出(140，142)相互连接并被耦合到该电路输出(150；DX；656)，其中，该电路被布置在芯片上，该芯片具有用于引导该第一电源电势(VDD)和该第一参考电势(VSS)的片上电势线，其中，还有用于在芯片上提供该第二电源电势(VDDQ)和该第二参考电势(VSSQ)的电势供给，以及其中，该片上电势线与用来提供该第二电源电势(VDDQ)和该第二参考电势(VSSQ)的电势供给相隔离。
2.根据权利要求1所述的电路(110；210；310；410)，其用于在所述电路输入(120；230；330；D)处从出于激励的目的被连接到所述第一电源电势(VDD)和所述第一参考电势(VSS)的第一电路布置中接收输入信号，并用于在所述输出端子(150；DX；656)处为出于激励的目的被耦合到所述第二电源电势(VDDQ)和所述第二参考电势(VSSQ)的第二电路布置提供输出信号。
3.根据权利要求1所述的电路(110；210；310；410)，其用于在所述电路输入(120；230；330；D)处从出于激励的目的被耦合到所述第一参考电势(VSS)和所述第一电源电势(VDD)的集成电路布置中接收输入信号，其中该电路(110；210；310；410)和该集成电路布置被单片集成在片上。
4.根据权利要求1所述的电路(310；410)，其中所述两条支路(320，322；420，422)的输出相互连接并经过输出驱动器(340；652)被耦合到所述电路输出(DX；656)。
5.根据权利要求4所述的电路(310；410)，其中所述输出驱动器(340；652)被耦合到所述第二电源电势(VDDQ)和所述第二参考电势(VSSQ)。
6.根据权利要求1所述的电路(110；210；310；410)，其中基于出现在所述电路输入(120；230；330；D)上的输入信号的信号被提供给所述第一支路(126；222；322；420)和所述第二支路(136；220；320；422)的输入(124；134)。
7.根据权利要求1所述的电路(110；210；310；410)，其中所述基于所述输入信号的信号是所述输入信号本身。
8.根据权利要求1所述的电路(110；210；310；410)，其中具有所述相同的逻辑值的信号在静止工作状态下出现在所述第一支路(126；222；322；420)和所述第二支路(136；220；320；422)的所述输出(140；142)处。
9.根据权利要求1所述的电路(110；210；310；410)，其中所述第一支路(126；222；322；420)包含串联连接的n个发射级(160；244，246；322；420)，该n个发射级用于将信号从所述第一支路(126；222；322；420)的输入发射到所述第一支路(126；222；322；420)的输出，其中，n≥1；其中，从所述第一支路(126；222；322；420)的所述输入开始数起的所述前m个发射级(160；244；322；420)被耦合到第一电源电势(VDD)和第一参考电势(VSS)；其中，所述后面的(n-m)个发射级(246)被耦合到所述第二电源电势(VDDQ)和所述第二参考电势(VSSQ)；以及其中0≤m≤n；以及其中，所述第二支路(136；220；320；422)包含串联的q个发射级(170；240，242；320；422)，该发射级用于将信号从所述第二支路(136；220；320；422)的输入发射到所述第二支路(136；220；320；422)的输出，其中q≥1；其中，从所述第二支路的所述输入开始数起的所述前p个发射级被耦合到第一电源电势(VDD)和第一参考电势(VSS)；其中，所述后面的(q-p)个发射级(170；240，242；320；422)被耦合到所述第二电源电势(VDDQ)和所述第二参考电势(VSSQ)；以及其中0≤p≤q。
10.根据权利要求9所述的电路(110；210；310；410)，其中n＝q。
11.根据权利要求10所述的电路(110；210；310；410)，其中|p-m|＝1。
12.根据权利要求9所述的电路(110；210；310；410)，其中发射级包含倒相器(160，170；240，242，244，246；320，322；420，422)或非反相驱动器。
13.根据权利要求1所述的电路(110；210；310；410)，其中所述第一支路(126；222；322；420)中的倒相器(160；244，246；322；420)的数量等于所述第二支路(136；220；320；422)中的倒相器(170；240，242；320；422)的数量。
14.根据权利要求1所述的电路(110；210；310；410)，其中所述倒相器(160，170；240，242，244，246；320，322；420，422)是CMOS倒相器。
15.根据权利要求1所述的电路(110；210；310；410)，其中所述第一电源电势(VDD)和所述第一参考电势(VSS)之间的电势差等于所述第二电源电势(VDDQ)和所述第二参考电势(VSSQ)之间的电势差。
16.根据权利要求1所述的电路(110；210；310；410)，其中，在静态情况下，所述第一参考电势(VSS)等于所述第二参考电势(VSSQ)。
17.根据权利要求1所述的电路(310；410)，其中所述第一支路(322；420)包含耦合到所述第一电源电势(VDD)和所述第一参考电势(VSS)的第一倒相器(322；420)，并且该第一倒相器(322；420)的输入被耦合到所述电路输入(330；D)；以及其中所述第二支路(320；422)包含被耦合到所述第二电源电势(VDDQ)和所述第二参考电势(VSSQ)的第二倒相器(320；422)，其中所述第一倒相器(322；420)和所述第二倒相器(320；422)的输出相互连接并被耦合到所述电路输出(DX；656)。
18.根据权利要求17所述的电路(310；410)，其中所述第一倒相器(322；420)和所述第二倒相器(320；422)的所述输出相互连接并经由至少一个倒相器(340；652)或非反相驱动器被耦合到所述电路输出(DX；656)。
19.根据权利要求1所述的电路(210)，其中所述第一支路(222)包含第一和第二串联连接的倒相器(244，246)，和其中所述第二支路(220)包含第三和第四串联连接的倒相器(240，242)，其中该第一倒相器(244)的输入和该第三倒相器(240)的输入被连接到所述电路输入(230)，其中该第二倒相器(246)的输出和该第四倒相器(242)的输出相互连接并被耦合到所述电路输出(DX)，其中所述第一倒相器(244)被耦合到所述第一电源电势(VDD)和所述第一参考电势(VSS)，和其中该第二、第三、和第四倒相器(246，240，242)被耦合到所述第二电源电势(VDDQ)和所述第二参考电势(VSSQ)。
20.用于将输入信号从被耦合到第一电源电势和第一参考电势的电路的第一电路域发射到被耦合到第二电源电势和第二参考电势的电路的第二电路域的方法，其中，该电路被布置在芯片上，该芯片具有用于引导该第一电源电势(VDD)和第一参考电势(VSS)的片上电势线，其中，也有用于在芯片上提供该第二电源电势(VDDQ)和该第二参考电势(VSSQ)的电势供给，以及其中，该片上电势线与用于提供该第二电源电势(VDDQ)和该第二参考电势(VSSQ)的电势供给相隔离，该方法包含以下步骤将该输入信号分成经由第一支路传递的第一信号和经由第二支路传递的第二个信号；在该第一支路中，将取决于该输入信号的信号从该第一电路域移交到该第二电路域；在该第二支路中，将取决于该输入信号的信号从该第一电路域移交到该第二电路域；其中，在该第二支路中从该第一电路域移交到该第二电路域的信号具有与在该第一支路中从该第一电路域移交到该第二电路域的信号的逻辑电平互补的逻辑电平；以及重新结合经由所述两条支路传递的信号，以便获得输出信号，其中该输出信号上的电平转换的暂时位置通过平均经由所述两条支路传递的信号上的伴随的电平转换的暂时位置来确定。
全文摘要
用于将逻辑信号从电路输入耦合到电路输出的电路包含并联的第一支路和第二支路，其中第一支路中的倒相器和第二支路中的倒相器用于接收逻辑信号的相同的逻辑值，该第一支路中的倒相器作为这条支路中的最后的倒相器经由第一电源端子来供电，经过该第一电源端子来供给第一电源电势和第一参考电势，该第二支路中的倒相器作为这条支路中的第一倒相器经由第二电源电压端子来供电，经过该第二电源端子来供给第二电源电势和第二参考电势，其中两条支路的输出相互连接并被耦合到该电路输出。在这样的电路中，可由不同电源电势的起伏产生的上升和下降沿的传播时间差可被最小化。因此，从内部电源电势到外部电源电势的转换发生，而不用显著降低信号定时。
文档编号H03K19/003GK1773861SQ200510119479
公开日2006年5月17日 申请日期2005年11月11日 优先权日2004年11月11日
发明者M·布罗克斯, M·库茨门卡 申请人:因芬尼昂技术股份公司