快速相位频率检测器设备的制作方法

专利名称：快速相位频率检测器设备的制作方法
技术领域：
本发明涉及一种检测器设备，用于检测输入信号和基准信号之间的频率误差，并且本发明涉及一种电荷泵电路，其用于这种频率检测器设备。此外，本发明涉及一种频率误差检测方法和电荷泵控制方法，并且涉及一种恢复电路，其包括所述检测器设备和电荷泵电路，用于从随机数据恢复定时信息。
背景技术：
近年来，在用于通信的高速电子学领域内取得了重要的研究成果。为了充分利用光纤的宽带容量，需要高速电子构件块，特别是集成的解决方案以降低成本并提高可靠性。一般地，当涉及到远程通信时，在信号传输时会由于光纤减损而使数据失真，因此必需进行数据再生。光纤色散，一种已知的光纤减损，转化为脉冲宽度失真。为了保证以合理的比特误差率(BER)进行数据恢复，一般在特定距离(例如，在SONET中为大约每500千米；在10G比特以太网中，大约为每10到40千米)之后再生信号，以防止信噪比(SNR)的降低。一般在光收发器中执行再生。
图1显示了光收发机的结构的示意框图。接收和发送模块由多个模拟和数字集成电路构成。在接收器端，将光信号转换为电信号，再生数据信号，最后，串行到并行转换器将重定时的串行信号多路分解为较低的速率，在该速率可以由数字电路处理信号，比如CMOS(互补金属氧化物半导体)电路。在发送器端，并行到串行转换器将并行数据多路复用为高速串行数据，最终可以将串行数据信号转换回光脉冲，在所述并行到串行转换器中，PLL(琐相环)电路生成低抖动时钟以用于NRZ(Non Return to Zero，不归零制)数据流的重定时。通常，这里使用术语“抖动”来表示任何种类的随机的和/或不希望的相转变(phase variation)。
在光纤上传输的数据以NRZ格式编码，这意味着由于在每个正或负的比特值之后信号不会返回到零电平，因此不能直接从数据流中提取时钟信号的信息。当出现没有转变的长数据序列时，接收器端的同步变得非常困难。这是由于NRZ数据的属性，即其频谱在比特率的整数倍的频率上为空。因此，需要非线性电路根据比特流恢复时钟频谱分量。
根据图1，发送端从数据处理器10接收数据并使用PLL电路22在多路复用器20生成串行数据流。将数据流提供给激光驱动器30，其驱动激光装置40以便将光信号接入光纤中。光接收器的功能是对进入的光NRZ信号进行检测以及再生或恢复所发送的数据。将光电检测器50和随后的互阻抗放大器60的组合称为“前端”部分。光电检测器50可以是PIN光电二极管或者雪崩光电检测器，光电检测器50将通过光纤接收的光信号转换为电信号。通过互阻抗放大器60将光电检测器50生成的低电平信号放大，互阻抗放大器60可以是低噪音前置放大器，其后接有具有自动增益控制功能的限幅放大器70。时钟提取和数据再生电路(DCR或CDR)80根据随机数据恢复定时信息并在适当的时刻或定时对数据流进行采样。最终，串行到并行转换器或多路分解器90将重定时的串行数据多路分解为较低的速率，以便可以由数据处理器10的数字电路处理。在多路分解器90中，可以为同步的目的设置帧定位(frame alignment)单元92。为了执行例如随机数据的重定时和多路分解这样的同步操作，高速接收器必须生成时钟。为达到这个目的，时钟恢复电路探测数据并产生周期性的时钟。可以通过所恢复的时钟将数据在D型触发器或D型锁存器(D-LATCH)中重定时，即，对噪声数据进行采样，产生具有较少抖动的输出。这种触发器或锁存器电路有时称为判定电路。所恢复的时钟优选情况下应该具有与数据速率相等的频率，从而使得(例如)将10Gb/s的数据速率转化为具有100ps的周期的10GHz的时钟频率。此外，所恢复的时钟对于所述数据应当具有特定的相位关系，从而允许根据时钟进行比特的最优采样。如果时钟的上升沿与每个比特的中点一致，则采样出现在距离前面的和后面的数据转换的最远处，提供了最高的抖动裕度以及其它的定时不确定性。最后，所恢复的时钟应当呈现小的抖动，因为它是重定时数据抖动的主要来源。为生成时钟波形，使用电压控制振荡器(VCO)，使用(例如)用作相位检测器的触发器或锁存器电路，对于输入数据该电压控制振荡器被锁相。低通滤波器抑制振荡器控制线路上的纹波。此外，为了重定时数据，可以增加另一个以VCO输出作为时钟的触发器或锁存器电路。因此，所恢复的时钟驱动相位检测器的输入以及重定时器的时钟输入。
图24显示了图1中的CDR电路的传统实现的示意框图。根据图24，将输入数据Din作为时钟信号提供给用作相位检测器的第一D型触发器或锁存器电路802，并提供给作为重定时器电路的第二D型触发器或锁存器电路808，并且生成被恢复的输出数据Dout。通过低通滤波器804将第一D型触发器802的输出提供给生成被恢复的时钟信号CKout的VCO806。将被恢复的时钟CKout作为输入信号提供给第一触发器电路802并且作为时钟信号提供给第二触发器电路808。这种已知的CDR电路如下工作。开启时，第一触发器电路802将经过边缘检测的输入数据Din乘以VCO806的输出时钟，生成驱使VCO频率达到输入比特率的差拍(beat)。如果VCO频率和数据速率之间的初始差足够小，该环锁定，建立输入数据Din和被恢复的输出时钟CKout之间的明确的相位关系。事实上，由于这种由作为相位检测器的第一触发器电路802提供的bang-bang特征，数据边缘稳定在时钟的零交叉点附近。即使对于轻微的相位误差，第一触发器电路802也会生成较大的输出，驱动环达到锁定状态。
但是，图24中的已知的CDR电路具有许多缺点。首先，第一触发器电路802可以为大于1的行程长度(run length)产生全数字输出，从而在VCO806的控制电压上产生大量的纹波并因此在输出中抖动。第二，因为第一触发器电路802根据数据对时钟进行采样，而第二触发器电路808根据时钟对数据进行采样，因此数据的重定时在高速下呈现显著的相位偏移。通常，从D-输入到输出以及从时钟输入到输出，触发器显示不相等的延迟。因此，(例如)如果CK-to-Q延迟比D-to-Q延迟长ΔT，那么第一触发器802锁定从而使得数据领先时钟ΔT，在数据经历了第一触发器电路802的固有延迟之后对更接近于零交叉的时钟进行采样。
随着通过第二触发器电路808传播，VCO806的输出会经受更大的延迟，对远离由多个信号周期的叠加而生成的眼(eye)中间的数据进行采样。换句话说，如果CK-to-K和D-to-Q延迟之间的差等于ΔT，则重定时会经受2ΔT的时滞或者延迟。第三，图24的简单的CDR结构涉及通过触发器电路802、808的到VCO输出的数据的馈通(feedthrough)。在每个数据传输到达时输出相位被干扰，需要提供了大量反向隔离的缓冲级跟随VCO806。
通常，可以将用于NRZ数据的CDR分组到开环回路和闭环回路中。时钟恢复电路限制每秒多吉比特集成光纤光接收器的可获得的数据速率。它是到目前为止无线电收发器的最复杂的构件块并且最难设计。
图25显示了具有两个单独的环并且对随机输入的数据Din上具有自动锁频的传统CDR电路的示意框图。两个环的存在提供了以不同方式确定环的尺寸的可能性以及通过去耦CDR的两个对立的需求(也就是快速频率获取和锁定状态中的低抖动)而达到规格的可能性。为快速频率获取确定频率环(FL)的尺寸，同时为最低可能抖动峰值确定相位环(PL)的尺寸。出现数据转换时，频率检测器811获取正确的频率并将零DC信号作为粗信号(coarse signal)VCO给予VCO817的粗输入(coarse input)，VCO817生成被恢复的时钟信号CKout，它还被反馈到频率检测器817以及相位环的相位检测器822。通过类似的电荷泵以及低通滤波器电路823、825将相位误差信号作为精确信号(finesignal)Vfi提供给VCO817的精确输入(fine input)。通过对随机输入数据的振幅提供限制操作的限幅电路819，将随机输入数据Din提供给频率检测器811以及相位检测器822。相位检测器822可以是bang-bang相位检测器。
使用该粗精环(coarse-fine-loop)的思想，精环(fine loop)用于相位并且另一个粗环(coarse loop)用于频率。当频率差较大时，可以认为相位环是打开的，因为它的增益是非常小的。可以独立于抖动增加频率环增益，从而使得能够在不增强抖动的情况下增加捕捉带(pull-inrange)。但是，由于两个环始终是活动的，所以会出现问题。因此，频率检测器811会在已经达到锁频状态之后增加额外的抖动。
用于随机高速NRZ数据的相位检测器和频率检测器具有困难的任务，即在数据的随机转换上工作。在转换之间，相位和频率检测应当保持相位和频率信息，以便当错过转换时不会将VCO拖离锁定状态。在用于频率检测器的数字化实现的已知的解决方案中，尽管可以通过使用低通滤波器在锁定状态中得到几乎为零的DC输入，但是频率检测器的bang-bang本质会增强由VCO生成的抖动，使得它们无法用于低抖动系统。

发明内容
因此本发明的一个目的是提供一种改进的检测器设备，可用于在较高频率工作的低抖动系统。
这个目的将通过如权利要求1所述的检测器设备、如权利要求9所述的电荷泵电路、权利要求14所述的检测方法以及如权利要求15所述的控制方法来实现。
因此，所声明的锁存器装置的组合使得能够将输入信号和基准信号之间的相位差变换为正或负的二进制信号。如果信号是正的，则基准信号(例如时钟信号)将增大它的相位，而对于负信号，基准信号将减小它的相位。将两个二进制正交信号用于第三锁存器装置以便产生频率误差信号。一旦获取了锁频状态，频率检测器的输出在输出中给出零DC信号从而使得随后的VCO保持频率信息。由于其简单性，可以将该原理用于高速时钟和数据恢复系统，比如光通信系统。
此外，所提出的差分电荷泵设备提供了对来自供电线路和基件的共模噪音不敏感的优点。控制电荷泵的尾电流的原理提供了一个优点，即它将仅在来自检测器设备的频率误差需要被处理的情况下是运行的。因此，在锁定状态中将完全关闭电荷泵电路，这会导致降低恢复系统中的抖动。
此外，可以在检测器设备中提供控制装置，用于选择性地抑制被提供了第一二进制信号的电荷泵电路的操作，以响应从第二二进制信号导出的控制信号。
检测器设备的第一和第二锁存器装置可以各包含一个双边沿触发的触发器设备。作为一个例子，双边沿触发的触发器设备可以包括第一和第二D型锁存器电路，用于接收输入信号并分别由基准信号的相应分量的直接形式和倒转形式控制，以及多路复用器电路，由相应分量的倒转形式控制。从而，以随机输入数据信号的两个转换作为双边沿检测器设备的时钟，其中同相分量和正交相位分量是两个全速时钟信号。因此可以仅仅在输入信号转换时更新多路复用器电路的输出。下一个数据转换到达之前，将多路复用器电路的输出保持为它之前的值。第三锁存器装置可以包括D型锁存器电路，用于接收第一二进制信号，并由第二二进制信号控制。使用这样的设备，可以监控同相向量的正到负转换，并且可以从正交向量生成频率误差信号。
可以通过相应的放大器和电平移动电路中的至少一个将第一和第二二进制信号提供给电荷泵电路。特别地，每一个放大器电路可以包含一个反馈放大器和一个前馈放大器的组合。因此，可以提高信号质量并且可以调制信号振幅和/或共模电平以适合下一个电路级的需要，例如电荷泵电路。反馈放大器和前馈放大器的组合提供了增益效果的叠加的优点，同时可以降低输出阻抗以及可以由反馈放大器的反馈比率很好地控制增益。
电荷泵电路可以包含第一和第二电流镜电路，分别在第一和第二差分分支中提供并且被设置为将一个差分分支的调制电流拷贝到相应的其它差分分支中。因此，由于电流和调制被复制到相应的其它分支中，所以能够为每个分支实现双倍输出改变，以便将提供给电荷泵电路的滤波器的输出电流加倍。
此外可以提供共模抑制装置用于将电荷泵电路的输出上的共模电压与基准电压进行比较，并根据比较结果控制第一和第二电流源。这提供了一个优点，即不管温度和供电如何变化，电荷泵电路的输出上的共模电平是常数，并可以获得恢复环中的VCO的振荡频率的提高的稳定性。
电荷泵电路的控制装置可以包括切换装置，用于响应于表示锁频状态的控制信号来切换尾电流。因此，能够完全关闭尾电流从而使得将不会有例如来自粗环的抖动成分，在所述粗环中使用了具有相应的检测器设备的电荷泵电路。


现在将参照附图根据优选实施例更详细地描述本发明，其中图1显示了能够在其中实现本发明的光收发器的示意框图；图2显示了根据优选实施例的检测器设备所基于的自动调相线路的数字化实现；图3显示了结合根据第一优选实施例的电荷泵电路的频率检测器设备；图4A和4B分别显示了用于早时钟信号和晚时钟信号的双边沿锁存器多路复用器(double-edge Latch-Multiplexer)结构的波形；图5显示了用于生成两个全速率正交信号的示意框图；图6显示了在锁相状态中的I和Q向量的均衡位置的向量表示；图7显示了用于形象化根据优选实施例的频率检测算法的向量图；图8显示了源极耦合逻辑电路中的D锁存器电路；图9显示了源极耦合逻辑电路中的多路复用器电路；图10显示了表示根据第一优选实施例的差分电荷泵电路的原理的示意框图；图11显示了表示共模抑制原理的示意框图，其可用于根据优选
具体实施例方式
现在将根据基于自动调相线路电路的全速率相位频率检测器来描述优选实施例。
在例如H.Ransijn和P.O’Connor的″APLL-based2.5-Gb/s GaAsclock and data regenerator IC.″(IEEE J.Solid-State Circuits，vol.26(10)pp.1345-1353，Oct.1991)，R.R.Cordell等人的“A 50MHz phase andfrequency-locked loop.”(IEEE.J.Solid-State Circuits，vol.14(6)，pp.1345-1353，Oct.1991)，以及B.Razavi和J.Sung的“A2，5Gb/s15-mWBiCMOS Clock Recovery Circuit”(Symposium on VLSI Circ.Dig.OfTech.Papers，pp.8385，1995)中描述了根据自动调相线路电路的鉴频器。此外，在A.Pottbacker等人的“A 8Gb/s Si bipolar phase andfrequency detector IC for clock extraction”(ISSCC Dig.Tech.Papers，pp.162-163，San Francisco，California，Feb.1992)中已经描述了基于采样及保持电路的自动调相线路概念的模拟实现。
根据本发明的优选实施例，提出了基于自动调相线路概念的数字化实现的数字检测器设备。
图2显示了优选实施例所基于的自动调相线路的数字化实现的示意性电路图。该数字化实现包括由两个D型锁存器和一个多路复用器组成的三个锁存器-多路复用器结构。每个锁存器-多路复用器结构在功能上对应于双边沿触发器电路并且可以由这样的触发器电路替代。这种双边沿触发器电路以输入数据信号DATA的两个转换作为时钟。两个全速时钟信号CKI和CKQ互相正交，因此可以被认为是同相时钟分量CKI和正交时钟分量CKQ。术语“全速”表示时钟信号的一个周期相应于输入数据信号的位长Tb。
双边沿触发器功能为在输入数据信号转换时采样两个时钟分量CKI和CKQ，提供两个正交信号PT_Q和PT_I。因此将仅仅在输入数据信号DATA转换时更新多路复用器MUX的输出。下一个数据转换到达之前，将多路复用器MUX的输出保持为它之前的值。分别将输入数据信号DATA与时钟分量CKQ和CKI之间的相位差转换为正或负量子化的或二进制的信号。当该信号为正时，时钟将增加它的相位，当该信号为负时，时钟将减少它的相位。
以下，为了简化，将两个正交输出PD_Q和PD_I分别表示为Q和I。第三锁存器-多路复用器结构用作第三双边沿触发器电路，该第三双边沿触发器电路在输出信号或向量I转换时对输出信号或向量Q进行采样。因此，可以在第三锁存器-多路复用器结构的输出获取频率误差。还会以量子化或二进制的形式获取频率误差。所以，在锁相状态中，输出频率误差信号在正和负值之间以相应于输入数据信号的位周期Tb的周期和50％占空度(duty cycle)波动。
应当注意到，在包括D型锁存器L5和L6的第三锁存器-多路复用器结构中，在上部的D型锁存器L5的输出上引入符号逆，它将导致在I向量的正值处的Q向量的逆。需要逆以实现模拟自动调相线路的差分器功能，其在上升边沿给出正值以及在下降边沿给出负值。
如图6所示，可以用旋转轮的类似物在向量图中表示向量I和Q的均衡或平衡位置。根据图6，向量I是正的、稳定的并等于“+1”，同时由于电路的bang-bang特征，向量Q以周期的方式从正象限跳动到负象限。可以通过使用如下的旋转轮类似物来解释频率误差的生成。当时钟太慢时，两个正交向量I和Q的对以等于频率差Δω的角频率逆时针方向旋转，向量I的导数落在向量Q之前，生成误差信号。另一方面，当时钟太快时，两个正交向量I和Q的对以等于频率差Δω的角频率顺时针方向旋转，向量I的导数以180°相位差落在向量Q之前，生成误差信号。
图3显示了具有根据第一优选实施例的电荷泵电路的检测器设备的示意框图。该检测器设备基于bang-bang原理并且与互相正交的两个时钟分量CKQ和CKI以全速率工作。输入数据信号DATA上的随机转换用于采样时钟以生成相位误差信号。将同时生成两个正交相位误差信号PD_I和PD_Q。因此使用两个正交相位误差信号PD_Q和PD_I以便产生频率误差信号FD。一旦获取了锁频状态，频率检测器在输出上给出零DC电压，从而使得随后的VCO保持频率信息。由于其简单性，该原理可以用于高速时钟和数据恢复，比如在光通信系统中。
特别地，图3中的检测器设备包括两个bang-bang相位检测器，其输出信号互相成正交关系，分别称为PD_Q和PD_I。
在自发锁定的情况下，需要将频率信息从输入数据信号DATA的转换中恢复。在这种情况下，可以使用具有三态输出的全速率频率检测器或具有三态输出的半速率频率检测器。在这两种情况下，将获取额外的输出作为bang-bang相位检测器输出。图3描绘了具有两个全速的正交时钟输入信号CKQ和CKI的全速率频率检测器，即，fclk＝1/Tbit，意味着时钟频率fclk对应于输入数据信号DATA的最高比特率。
为了理解图3的相位频率检测器设备的操作，将更详细地描述具有双边沿触发的触发器功能的锁存器-多路复用器组合。锁存器电路L1到L4在输入数据信号DATA的上行和下行边沿对使用输入数据信号DATA的相应的时钟信号进行采样。当输入数据信号DATA较高时，上部锁存器电路L1、L3对于相应的时钟输入是透明的。当输入数据信号DATA较低时，下部的电路L2、L4对于相应的时钟输入是透明的。该双边沿锁存器-多路复用器结构的操作速度高，这是因为上下两个锁存器或采样电路交替工作。当上部的锁存器电路对时钟信号进行采样时，下部的锁存器电路传递其输出，而当下部的锁存器电路对时钟信号进行采样时，上部的锁存器电路传递其输出。多路复用器MUX的输出将仅仅在数据转换时被更新，而在数据转换之间输出值保持不变。从而，双边沿触发锁存器-多路复用器结构给出时钟信号的样本形式。数据转换时，锁存器-多路复用器结构的输出将跟随时钟转换。所以，可以将双边沿触发锁存器-多路复用器结构用作相位检测器，其中将输入数据信号DATA与时钟分量CKQ和CKI之间的相位差变换为各自的量子化的或二进制的信号。
图4A和4B显示了关于双边沿锁存器-多路复用器结构的波形，其中图4A涉及时钟信号较早的情况，即，它提前了输入数据信号，而图4B涉及时钟信号较晚的情况，即，跟随输入数据信号。如果锁存器-多路复用器结构的相应的输出电压V_OUT是正的，则各自的时钟信号较早并且需要减小其相位。如果各自的输出电压V_OUT是负的，则时钟信号较晚并且需要增大其相位。从图4A和4B中可以得出，每个锁存器-多路复用器结构都具有bang-bang特征，即输出电压V_OUT是正的还是负的依赖于相关的时钟信号是早还是晚这样的情况。
由于从输入数据信号DATA的转换中需要的频率信息，需要更多的全速率时钟相位，以便将两个双边沿锁存器-多路复用器结构用于生成两个正交的相位误差信号PD_Q和PD_I。
图5显示了这种双边沿锁存器-多路复用器结构，用于根据通过输入数据信号DATA采样的两个正交的时钟信号或时钟分量CKI和CKQ生成两个正交信号Vi和Vq。可以如下从这两个四进制相位误差信号Vi和Vq中提取频率误差信号。
数据转换将以全速对两个正交时钟分量CKI和CKQ进行采样。图3中，相位检测输出PD_Q和PD_I相应于两个相位检测器的输出并互相正交，这意味着它们具有90°的相位差。以下，再次将两个正交相位输出PD_Q和PD_I分别表示为Q和I输出。
如同已经说明的，图6显示了相关向量I和Q在旋转轮类似物中的均衡位置。在锁定的相位状态中，向量I是正的、稳定的并等于“+1”，而向量Q以周期方式从正象限跳动到负象限。通过监控向量I的从正到负的转换，可以根据以下算法获取频率误差1.当向量I进行从负到正的转换时，意味着它从向量图中的负象限变化到正象限，必须通过在频率检测器的输出生成零信号来保持该频率。
2.当向量I进行从负到正的转换时，意味着它从负象限变化到正象限，对于负向量Q，必须通过在频率检测器的输出生成零信号来保持该频率。
3.当向量I进行从正到负的转换并且向量Q为正时，必须通过生成频率误差信号FD＝+1来提高频率。
4.当向量I进行从正到负的转换并且向量Q为负时，必须通过生成频率误差信号FD＝-1来降低频率。
图7显示了根据表示上述四种情况的不同向量图的该算法的形象化表示。在操作中，四种可能情况中的每一个都将会聚于图6所示的均衡位置。在下表中，给出了这四种情况或状态，其可用于构造频率检测器的逻辑

如图3所示，向量I用于向对向量Q(对应于相位检测输出PD_Q)进行采样的锁存器电路L5提供时钟。此外，如图3所描绘的，将另一个相位检测输出PD_I及其逆输出进行符号反转(SI，sign-inverted)并提供给控制电荷泵电路82的差分三态控制电路TS的相应的晶体管M1和M2。根据向量I的值(相位检测输出PD_I)，差分控制电路的尾电流Ibias流经另一个差分对M3、M4的源极，或者可以被断电或强制为预定电流I_3State。向量Q和I对应于量子化相位误差，其中向量I用于以锁存器电路L5对向量Q进行采样。当向量I为正时，锁存器电路L5对于向量Q是透明的，但三态控制电路TS对于锁存器L5的输出信号FD不是透明的。这意味着当向量I为正时将不会生成频率误差。只有当向量I从正值变化为负值时，三态控制电路TS开始对于锁存器电路L5的输出透明，并且此刻锁存器电路L5锁住上次的采样值，即，向量Q的最新的值。在均衡状态下，如果向量I为正并且是“+1”，则另一个差分对M3、M4不再是激活的，并且频率检测器VFD的差分输出是零。来自晶体管M2的切断电流(dump current)I_3State可用于切断电荷泵电路82。
这种实现的优点在于具有较大频率误差的引入的可能性，由于其简单性和频率误差检测能力从而得到改进的频率检测器设备。但是，由于相位检测器设备生成相位误差的量子化的形式的实事，在锁相状态中在VCO的精确输入上将会生成额外的纹波。然而，这种额外的纹波可以是适当小的。其数量取决于每时间单位的数据转换的数量。更多的数据转换意味着频率检测器有更多信息，而且因此VCO频率将不会从锁定频率漂移太远。但是，如后面所解释的，使用三态电荷泵电路可以减轻这种额外的纹波。
以下，将更详细地描述锁存器电路L1到L5和多路复用器电路MUX的实际实现。
图8显示了可以用作锁存器电路L1到L5的源耦合逻辑(SourceCoupled Logic，SCL)中的D型锁存器电路的线路简图。这种D型锁存器电路基于CMOS(互补金属氧化物半导体)电流型逻辑(CurrentMode Logic，CML)，它是双极发射极耦合逻辑(Emitter CoupledLogic，ECL)的CMOS实现。类似于ECL，通过这种技术可以将信号摆幅缩小。偏置电流Ibias流入CMOS晶体管M5、M6或M3、M4的源极，依赖于时钟信号CLK的极性。此外，在数据信号D为负时，数据信号D的极性选择通向输出Q的电流通路；在数据信号D为正时，选择通向输出 的电流通路。因此，可以获得锁存器电路L1到L5的功能。
图9显示了SCL中的多路复用器电路MUX的实现例子。类似于图8，偏置电流Ibias流入CMOS晶体管M5、M6或M3、M4的源极，独立于选择信号S的极性。极性是信号Ch1、Ch2为电流选择路径的。如果选择信号S为正，则偏置电流流入CMOS晶体管M3和M4的源极。当选择信号S为正并且通道信号(channel signal)Ch1为正时，输出Q为正，并且偏置电流将流经电阻器R1和晶体管M3。当选择信号S为正并且通道信号Ch1为负时，输出Q为负，并且偏置电流将流经另一个电阻器R0和晶体管M4。因此，如果选择信号S为正，则多路复用器电路对于通道信号Ch1是透明的，这意味着多路复用器的输出等于通道信号Ch1。类似地，当选择信号S为负时，偏置电流流入晶体管M5和M6的源极。然后，多路复用器电路对于第二通道信号Ch2透明，这意味着多路复用器电路的输出等于通道信号Ch2。
以下，将更为详细地描述三态电荷泵电路，它提供了降低均衡状态中的纹波的优点。特别地，这种三态电荷泵电路可以用作图3中的电荷泵电路82。
高速的相位或频率比较需要快速电荷泵电路，用于过滤相位/频率检测器设备的输出中的乱真信号。在时钟脉冲和数据恢复中，由于输入数据信号DATA的随机特性而不能使用分频器，因此输入数据信号DATA的转换和时钟脉冲的转换之间的比较以全速进行。
所以，提出了可以用于高速相位/频率检测器的差分电荷泵电路。差分电荷泵具有对来自电源线路和基底(substrate)的共模噪音不敏感的优点。通常，电荷泵电路是对图25中描绘的频率和相位环内的滤波器进行充电/放电的电流源。电荷泵电路的输入可以是快速脉冲序列，因此必须保证两个状态之间的快速切换，并获取环滤波器的电容器中的电荷形式的相位误差的线性表示。这种原理的最简单实现是具有驱动两个开关的两个数字输入线路的电路，这两个开关对电容器提供恒定的充电或放电电流。然后，电容器上的输出电压相应于驱动相应开关的二进制信号的整体。当两个开关都打开时，电容器上的电压保持不变。保持电容器上的电压相当于保持VCO的输出的相同的频率。
但是，如上所述，由于对共模噪声的强烈抑制，差分电路具有对供电和基件噪音的更好的免疫性。此外，单端解决方案中的电容器的实际实现给出了与滤波器的电容器并联的额外的寄生电容。但是，在差分模式中，可以布置滤波器的电容器从而使得通过电路线路和电路元件得到的寄生电容不是差分滤波器的一部分。
图10显示了根据第一优选实施例提出的差分电荷泵电路的示意性框图。基本思想是以如下的方式在电荷泵电路上进行控制，即，只有当频率检测器的输出处的频率误差信号FD需要被处理时它才会激活。这可以通过控制差分电荷泵电路的尾电流来实现。可以将频率信息差分地注入电荷泵电路的输出滤波器。
根据图10，差分输入信号Δx适应于差分电路的两个分支中的调制电流源I0。为了对每个分支实现双输出变化，通过两个具有镜比(mirror ratio)1∶1的相应的电流镜电路CM将DC电流和调制复制到另一个分支的上部。
这种电荷泵电路会导致如下优点与传统差分电荷泵相比，将双输出电流提供给滤波器F；以及可以通过控制电荷泵电路的尾电流实现开-关(on-off)控制。
此外，由于差分的实现，改进了对来自供电线路和基件的共模信号的抑制。因为共模电平影响随后的VCO的振荡频率，可能会需要电荷泵电路的共模电平的增强控制。为了达到这个目的，可以使用共模抑制电路以便在电荷泵电路的输出上控制共模电平，从而使得不管温度和供电的变化，输出共模将是恒定的。
图11显示了具有附加的共模抑制电路的电荷泵电路的改进的实现例子。特别地，使用负反馈电路C抑制输出上的共模，其中负反馈电路C将输出上的共模电压与带隙基准电压VCM进行比较。这种共模抑制电路C从两个电流源加/减与通过比较所获得的电流相同的电流。
图12显示了图10所示的电荷泵电路的晶体管电平实现。输入电流I0+Δx和I0-Δx包括DC电流I0和调制脉冲电流Δx。这些输入电流分别交叉镜像(cross-mirrored)在电流镜晶体管M5和M8中。这样，信号Δx在由两个串联电容器2C组成的滤波器F中加倍。信号电流2Δx流入输出滤波器F，其中将电容器C表示为两个电容器2C的串联。将具有最大寄生性的电容器2C的两极连接到两个电容器的共模。这样，寄生电容不是滤波器的一部分。
图13显示了共模传感电路的实现。可以使用图13中的晶体管M3和M4(用作三极管状态(triode regime)中的受控电阻器)来测量电荷泵电路的输出上的共模，例如，图12中的输出节点OUT+和OUT-。将DC电流4I0强制输入到由晶体管M1和M2组成的源退化镜像电路(source degenerated mirror circuit)。受控晶体管M5和M6将它们的门连接到波幅间断基准电压VCM。因此，晶体管M2的输出上的镜比取决于晶体管M1和M2的源极上存在的MOS电阻器的比率。只要波幅间断基准电压VCM大于晶体管的阈值电压，那么MOS组合的电阻就取决于共模电压。通过在晶体管M2和M3的输出上减去DC电流，将在传感电路的输出仅仅传输误差信号±ΔI。因此误差信号是输出上的共模电压和波幅间断基准电压VCM之间的差的测量。在均衡状态中，结点或终端OUT-和OUT+上的电压的和是波幅间断基准电压VCM的值的两倍。
图14显示了具有如上所述的共模控制的电荷泵电路的晶体管级的示意性电路图。这种电路的特殊性包括将信号与共模误差信号一起镜像，以便校正I0DC共模电流。如上述，可以在用于频率校正的粗环中使用电荷泵电路。当已达到锁定状态时，这种电荷泵电路将完全关闭，因此将不会有抖动来自图25中所示的粗环。这是通过使用图3的中间三态控制电路TS控制电荷泵电路的尾电流来实现的。但是，为了使用三态控制电路TS来切换电荷泵电路，在断电电流I_3State和电荷泵电路82的尾电流之间需要接口电路。
图15显示了根据图14的电荷泵电路的示意性电路图，该电荷泵电路具有到图3的断电电流I_3State的相关接口。
当频率处于锁定状态时，即，相位检测信号PD_I具有值“+1”时，断电电流I_3State存在或激活的。在这种情况下，偏磁电流4I0流过晶体管M3*。晶体管M4*被阻塞。因此，将没有电流被拷贝到电荷泵电路的尾部并且将电荷泵电路关闭。一旦频率误差出现并且相位检测信号PD_I变化到值“-1”，通过图3中的三态控制电路将断电电流I_3State切换到零，并且偏磁电流4I0流过晶体管M4*。然后，将晶体管M3*阻塞。将相同的偏磁电流4I0拷贝到接通的电荷泵电路的尾部。
作为一个例子，根据电荷泵电路的输出共模，可以将波幅间断基准电压VCM的值设置为大约1.25V。
如上所述，使用负反馈电路抑制电荷泵电路的输出上的共模，所述负反馈电路将输出上的共模电压与该波幅间断基准电压VCM进行比较。
图16显示了具有根据第二优选实施例的电荷泵电路的检测器设备。
在第二优选实施例中，已经将放大器电路84添加到图3的第一优选实施例以便放大来自双边沿锁存器-多路复用器结构的信号。此外，将电平移动电路86引入以调整数据输入D和锁存器电路L5的时钟输入CK的共模电平。因此，可以实现对构件模块之间的内/外兼容性的改进，从而改善信号质量并调整信号摆幅和/或共模电平以适应于下一个电路级的需要。
在利用(例如)CMOS18技术构建的bang-bang相位检测器的输出上难以得到所需要的放大。锁存器电路L1到L4不会完全恢复输入信号的振幅。衰减的相位检测输出PD_I和PD_Q将会导致在后续阶段中处理信号的困难。锁存器电路L5用于采样正交相位检测输出PD_Q、同相检测输出PD_I。由于同相检测输出PD_I的振幅或电平不足够大，所以图3和图16中的三态控制电路的两个晶体管M1和M2可能不能变得完全失衡。所以，为了获得足够的增益，在同相检测输出PD_I和锁存器电路L5之间需要额外的放大器电路84。在正交检测输出PD_Q和锁存器电路L5之间增加类似的放大器84，不仅仅是为了实现更大的振幅还为了更好的延迟匹配。
图17显示了放大器84的示意性电路图。特别地，放大器84包括具有电阻器R1和R2的反馈放大器以及差分晶体管对M2和M3。此外，提供了包括电阻器R1的前馈放大器、差分晶体管对M1和M4、负载R以及晶体管M6和M7。前馈放大器在晶体管M1和M4的栅极(gate)放大信号，在通过晶体管M6和M7的输出交叉注入更多信号。将通过前馈放大器和反馈放大器传送输出电流。
图18A和18B分别显示了用于反馈放大器和前馈放大器的AC信号的等效电路。可以通过应用叠加估计反馈和前馈放大器的等效电路的输出电压Vout。
图18A的反馈放大器的输出电压Vout1可以如下近似计算Vout1≈-R2R1·Vid2]]>其中Vid表示差分输入电压。
基于晶体管的跨导gm，图18B的前馈放大器电路的输出电压Vout2可以如下近似计算Vout2≈-Vid2·[(RL2R1(1+1gmR))]]]>根据叠加原理，图17的输出电压Vout对应于Vout1和Vout2的和。由于在单个相对于地的一端获得图17中的输出电压，所以放大器电路的输出电压对应于差分输出电压Vout的一半，其可以如下近似计算假定gm和R＞＞1，可以将图17的放大器电路84的电压增益表示如下
Vout≈-Vid2·[(R2R1)+RL2R1(1+1gmR)]]]>Av≈-R2R1-RL2R1]]>通过增加反馈放大器部分，降低了输出阻抗，并且放大器的输出适合更高的电容负载。在当前情况下，电容负载由下一级的栅-源极间电容生成。此外，由于反馈电阻器网络，可以根据电阻器比率更好地控制增益。
考虑图16中的频率检测器的结构，可以将来自双边沿锁存器-多路复用器结构的相位检测输出PD_I和PD_Q的共模估计为大约1.6V。因此如果将双边沿输出直接连接电平移动电路86，那么三态控制电路的晶体管M1和M2将被推入它们的线性区域。为了得到用于电平移动电路86的正确的输入共模，应将双边沿锁存器-多路复用器结构的输出共模位移到大约1.2V。因此，应设计放大器电路84以便实现双边沿锁存器-多路复用器结构的输出的线性放大以及将共模电平移动到电平移动电路86所需要的大约1.2V。从而，可以提高增益以实现足够的振幅，从而使得可以在三态控制电路TS上确保完全的失衡。此外，可以实现下一级(即，电平移动电路86)所需的共模电平移动。
图19A和19B分别显示了PD_I支路和PD_Q支路上的电平移动电路86的示意性电路图。在锁存器电路L5，时钟信号的共模应大约为1.1V。为了得到用于锁存器电路L5以及还用于三态控制电路TS的适当的共模，引入电平移动电路86。在PD_I支路中需要较低的移动电路86以实现用于锁存器电路L5的适合的时钟共模。引入在上部的PD_Q支路中的电平移动电路86以保持较好的匹配。为了在输出生成两个不同的共模电压，使两个电平移动电路86稍微不同。从图19A和19B可以得出，将PD_I支路中的共模移动为低于PD_Q支路中的共模。这显然是由于图19A中的额外电阻器R2。此外，图19A和19B的电平移动电路引入了显著的增益，从而使得增强了相位检测输出PD_I和PD_Q的振幅。
图20显示了表示在放大器电路84的输入、在电平移动电路86的输入以及在锁存器电路L5的输入的相应信号的波形图。从图20中可以得出，相位检测输出PD_I和PD_Q的振幅首先被放大器电路84增大，然后再由电平移位电路86提高。由于图19A和19B所示的变形，两个电平移动电路86在输出具有不同的共模电平，但它们具有完全相同的对差分电路的增益。
图21显示了图3和16的三态控制电路TS的电路图。当锁存器电路L5的频率检测输出处于锁频阶段时，正交相位检测输出PD_Q将是以50％的占空度活动的，该信号被视为频率误差。所以，将三态控制电路TS引入以便将粗频率检测环(coarse frequency detectionloop)保持完全抑制，从而使得不会有来自粗环的成分。由同相检测输出PD_I控制三态控制电路以当频率处于锁定状态时抑制电荷泵电路82的操作。特别地，在锁频状态中，PD_I信号为正并且晶体管M1和M2是完全失衡的。所有偏置电流流过晶体管M2并对应于断电电流I_3State。因此将I_3State电流或信号用于抑制如前面所说明的电荷泵。这种对电荷泵电路82的操作的抑制可以基于对其尾电流的抑制。
图22将检测器设备的相位检测器特征显示为对于10Gb/s的输入数据速率和处于锁定状态中的10GHz的时钟频率的模拟结果。如图22所示，由于固有误差，相位检测输出不为零。从图22中的模拟结果能够看出，相位检测器设备具有清晰的bang-bang特征并且以周期性特征如预期那样工作。
图23显示了具有10GHz输入时钟信号并且输入数据比特率从6Gb/s变化到16Gb/s的检测器设备的相位检测特征。因此，在图23中，水平轴对应于数据比特率，而在图22中，水平轴表示时间轴。时钟频率和比特率之间的差别可解释为-4GHz和+6GHz之间的频率差。
从图23中可以得出，相位检测器设备可以正确地对+/-3GHz之间的时钟数据频差作出反应。因此，应将相位检测器设备的工作频率范围限制在-3.5GHz和+3.5GHz之间的范围。但是，在正向，操作范围连续单调增大到大约6GHz。
一般地，从上述说明中可以看到，所提出的相频检测器设备可以在从-3.5GHz直到+3.5GHz的频差中使用。这种实现的优点在于引入较大频率误差的可能性。此外，电路的简单性和对于低功耗和低加工成本的相对较低的功率提供。一个优点是，在锁频状态中，频率检测器对电荷泵电路给出了零输出。因此，频率变化为零并且可以显著降低从频率检测器到电荷泵电路的噪声成分。
应当注意到，本发明不局限于上述优选实施例，而是可以用于具有bang-bang特征的任何频率和/或相位检测电路中。因此可以在所附权利要求的范围内改变优选实施例。
权利要求
1.一种检测器设备，用于检测输入信号(DATA)和基准信号之间的频率误差，所述检测器设备包括a)第一锁存器装置(L1，L2)，用于根据所述输入信号采样所述基准信号的正交分量(CKQ)，以生成第一二进制信号(PD_Q)；b)第二锁存器装置(L3，L4)，用于根据所述输入信号采样所述基准信号的同相分量(CKI)，以生成第二二进制信号(PD_I)；以及c)第三锁存器装置(L5)，用于根据所述第二二进制信号采样所述第一二进制信号，以生成频率误差信号(FD)。
2.如权利要求1所述的检测器设备，还包括控制装置(TS)，用于响应于从所述第二二进制信号导出的控制信号，有选择地抑制被提供所述第一二进制信号(PD_Q)的电荷泵电路(82)的操作。
3.如权利要求1或2所述的检测器设备，其中，所述第一和第二锁存器装置中的每一个都包含双边沿触发的触发器设备。
4.如权利要求3所述的检测器设备，其中，所述双边沿触发的触发器设备包括第一和第二D型锁存器电路(L1，L2)以及多路复用器电路(MUX)，所述第一和第二D型锁存器电路(L1，L2)接收所述输入信号并分别由所述基准信号的相应分量的直接形式和倒转形式来控制，所述多路复用器电路(MUX)由所述相应分量的所述倒转形式来控制。
5.如上述权利要求中的任一项所述的检测器设备，其中，所述第三锁存器装置包括D型锁存器电路(L5)，该D型锁存器电路(L5)接收所述第一二进制信号(PD_Q)并由所述第二二进制信号(PD_I)来控制。
6.如上述权利要求中的任一项所述的检测器设备，其中，所述基准信号是将从所述输入信号恢复的时钟信号。
7.如权利要求2所述的检测器设备，其中，经由相应的放大器和电平移动器电路(84，86)中的至少一个将所述第一和第二二进制信号(PD_Q，PD_I)提供给所述电荷泵电路(82)。
8.如权利要求7所述的检测器设备，其中，所述放大器电路(84)中的每一个包含反馈放大器和前馈放大器的组合。
9.一种在频率检测器设备中使用的电荷泵电路，所述电荷泵电路包括a)差分输入电路，其具有第一和第二差分分支；b)调制装置，用于调制分别设置在所述第一和第二差分分支中的第一和第二电流源；以及c)控制装置，用于响应于所述频率检测器设备的锁频状态而控制所述差分输入电路的尾电流。
10.如权利要求9所述的电荷泵电路，还包括第一和第二电流镜电路(CM)，该第一和第二电流镜电路(CM)分别设置在所述第一和第二差分分支中，并用于将一个差分分支的调制后的电流复制到相应的另一个差分分支中。
11.如权利要求9或10所述的电荷泵电路，还包括共模抑制装置(C)，该共模抑制装置(C)用于将所述电荷泵电路的输出上的共模电压与基准电压(VCM)进行比较，以及用于根据比较结果控制所述第一和第二电流源。
12.如权利要求9至11中任何一项所述的电荷泵电路，其中，所述控制装置包括切换装置(M1，M2)，该切换装置(M1，M2)用于响应于表示所述锁频状态的控制信号来切换所述尾电流。
13.一种恢复电路，用于恢复随机数据的定时信息，所述恢复电路包括根据权利要求1至8中任意一项的检测器设备，以及根据权利要求9至12中任意一项的电荷泵电路，其中，将由所述检测器设备生成的所述频率误差信号提供给所述电荷泵电路，并且其中，通过使用由所述检测器设备生成的所述第二二进制信号通知所述锁频状态。
14.一种用于检测输入信号和基准信号之间的频率误差的方法，所述方法包括下列步骤a)根据所述输入信号采样所述基准信号的正交分量，以生成第一二进制信号；b)根据所述输入信号采样所述基准信号的同相分量，以生成第二二进制信号；以及c)根据所述第二二进制信号采样所述第一二进制信号，以生成频率误差信号。
15.一种用于控制在频率检测设备中使用的电荷泵电路的方法，所述方法包括下列步骤a)调制分别设置在所述电荷泵电路的差分输入电路的第一和第二差分分支中的第一和第二电流源；以及b)响应于所述频率检测器设备的锁频状态来控制所述差分输入电路的尾电流。
全文摘要
本发明涉及用于恢复随机数据的定时信息的恢复电路的检测器设备和电荷泵电路。所述检测器设备包括第一锁存器装置，用于根据所述输入信号采样所述基准信号的正交分量，以生成第一二进制信号；第二锁存器装置，用于根据所述输入信号采样所述基准信号的同相分量，以生成第二二进制信号；以及第三锁存器装置，用于根据所述第二二进制信号采样所述第一二进制信号，以生成频率误差信号。因此，可以基于数字化实施来实现简单并且快速的检测电路。此外，电荷泵电路包括差分输入电路和控制装置，该控制装置用于响应于频率检测器设备的锁频状态而控制所述差分输入电路的尾电流。这有以下优点，即电荷泵电路的行为能够减轻由检测器设备生成的额外纹波。
文档编号H03L7/089GK1938951SQ200580010195
公开日2007年3月28日 申请日期2005年3月16日 优先权日2004年3月29日
发明者米哈伊·A.·T.·森杜莱亚努, 埃德华·F.·斯蒂科沃尔特 申请人:皇家飞利浦电子股份有限公司