专利名称：低功率且低定时抖动的锁相环及方法
技术领域：
本发明涉及用于从输入时钟信号中生成一个或多个时钟信号的锁相环。
背景技术：
周期性数字信号通常用在各种各样的电子设备中。或许，最常见的周期性信号是通常用来产生数字信号定时的，或者产生对数字信号执行操作所用的定时的时钟信号。例如，数据信号通常与时钟选通信号或数据选通信号同步地耦合到及耦合自存储器设备，例如同步动态随机存取存储器(“SDRAM”)设备。
随着存储器设备和其它设备的速度继续增加，其中诸如数据信号此类的数字信号有效的“眼”或周期变得越来越小，从而使得用来捕获数字信号的选通信号或其它时钟信号的定时更加关键。特别地，随着眼的大小变得更小，选通信号的传播延迟可能不同于所捕获的数字信号的传播延迟。因此，选通信号相对于数字信号的变形会增大至选通信号的转变不再在所捕获信号的眼内的程度。
一种技术已经用来保证选通信号相对于所捕获的数字信号的正确定时，该技术是使用锁相环(“PLL”)来生成选通信号。尤其是，锁相环允许选通信号的定时被调节，以将选通信号与数字信号的有效眼之间的相位误差降低到最小。例如，如图1中所示，传统的锁相环10接收输入时钟信号CLKIN并根据CLKIN信号生成输出时钟信号CLKOUT。锁相环10包括相位检测器12，相位检测器12接收输入时钟CLKIN信号并将CLKIN信号的相位与输出时钟信号CLKOUT进行比较。相位检测器12生成表示CLKIN信号与CLKOUT信号之间的相位误差的误差信号VE。这个误差信号VE被施加到环路放大器14，环路放大器14通常具有较高增益。环路放大器14生成放大的误差信号VE+。
尽管VE信号具有表示CLKIN与CLKOUT信号之间的相位误差的较低的频率分量，其通常还包含CLKIN和CLKOUT信号的谐波。正如下面解释的那样，这些谐波会导致CLKOUT信号的相位以高频周期地变化，这是被称为“相位噪声”的特性。为了最小化相位噪声，放大的VE信号被施加于环路滤波器16，环路滤波器16通常是具有明显低于CLKIN信号频率的截止频率的低通滤波器。因此，环路滤波器16生成较低频率的控制信号VCON，该信号被施加于压控振荡器(“VCO”)20。单个部件，诸如运算放大器(未示出)，常常既用于环路滤波器16又用于环路放大器14。VCO20生成其频率与VCON信号的大小成比例的CLKOUT信号。
在工作中，锁相环10的闭环性质使得来自VCO20的CLKOUT信号被调节，从而使得CLKOUT信号的相位与CLKIN信号的相位相差一个相位误差，该相位误差使得VCON信号所具有的大小能够维持CLKOUT信号的频率等于CLKIN信号的频率。大体上，小的相位误差可以通过使用具有更大增益的环路放大器14来维持，因为给定的相位误差将能够产生更大的控制电压VCON。
另一传统的锁相环30在图2中示出。锁相环30在结构和操作上与图1的锁相环10基本一致。因此为了简洁，相同的部件具有相同的参考数字，并且不再重复对它们的功能和操作的说明。锁相环30与锁相环10的不同之处在于，将分频器34加入到从VCO20到相位检测器12的信号通路中。分频器34可编程为通过用任意整数值N来除CLKOUT信号，来降低CLKOUT信号的频率。因此，如果CLKOUT信号具有频率F0，则反馈给相位检测器12的信号就将具有频率F0/N。
在工作中，锁相环30的闭环性质将导致VCON信号所具有的值保证施加于相位检测器12的信号的频率彼此相等。因此，如果CLKIN信号具有频率FIN，则反馈给相位检测器12的信号的频率F0/N就将也是FIN，即，F0/N＝FIN。对这个关于F0的方程式求解，可以看出F0＝N*FIN，即，CLKOUT信号的频率将是CLKIN信号的频率的整数倍。
尽管锁相环已经成功地使得数字信号在高速工作的数字设备中被捕获，但是它们不是没有其缺点的。特别的是，锁相环会消耗大量的功率，这在特定应用中会是明显的缺点，例如诸如膝上型计算机这样的电池供电的设备。锁相环所消耗的功率量是几个参数的函数。一般而言，锁相环所消耗的功率与由该环路生成信号的频率成正比例，因为每当晶体管在两个逻辑电平之间转换的时候都要消耗功率。不幸的是，需要高工作频率来与数字设备的高工作速度相匹配，从而使得最小化功耗变得不切实际。而且，高工作频率具有降低锁相环达到锁定状态所需时间的优点。
锁相环还能出现除与功耗相关的那些之外的问题。由锁相环产生的时钟信号会具有难以令人接受数量的相位噪声，特别是在环路放大器14具有高增益的情况下，如上所述，对于提供良好的相位控制而言所述高增益是所期望的。尽管相位噪声可以通过降低环路滤波器16的频率响应来降低，但是这样做会降低该环路响应CLKIN信号的频率变化的能力，并可能过度地增大该环路达到闭锁所需的时间。
相位噪声和其它噪声源的影响可以参考图3中所示的锁相环来说明，该锁相环是已经加入了噪声源θN1、θN2、和θN3的图2中的锁相环30。图3中还示出，相位检测器12的增益为KФ，环路放大器14的传递函数为ZF(S)，以及VCO 20的传递函数为KVCO/S。噪声源θN1是在CLKIN信号中的相位噪声，该噪声可以，例如由电源电压中的变化产生。噪声源θN2是在环路滤波器16中的电噪声，该噪声可以，例如由在环路滤波器16中信号的交叉耦合产生。噪声源θN3是在压控振荡器20中的相位噪声。锁相环30的开环增益G(S)由公式G(S)＝KФZF(S)KVCO/S给出，并且在全部这些噪声源与输出信号CLKOUT之间的传递函数可以由下列公式来表示HN1(S)＝NG(S)/(1+G(S))(曲线1)
HN2(S)＝KVCO/S(1+G(S))(曲线2)HN3(S)＝1/(1+G(S))(曲线3)这些公式的曲线在图4中示出。如下所述，本发明实施例的相似的图可以方便地与这些图加以比较。
因此，存在对于一种锁相环的需要，该锁相环能够工作在高频率，却消耗相对较少的功率，并且能够在宽频率范围上工作并相对较快地达到锁定状态。
发明内容
一种锁相环及方法，用于生成响应于输入时钟信号的输出时钟信号。该锁相环包括相位检测器，其生成表示输入时钟信号相位与输出时钟信号相位之间关系的相位误差信号。该锁相环还包括压控振荡器，其生成具有与所述相位误差信号相对应的频率的时钟信号。然而，来自压控振荡器的时钟信号不用作输出时钟信号。取而代之的是，来自压控振荡器的时钟信号耦合到倍频器上，该倍频器生成所述输出时钟信号，所述输出时钟信号的频率是由该压控振荡器所生成的时钟信号频率的倍数，诸如整数倍。压控振荡器可以是由多个延迟元件形成的环形振荡器，所述多个延迟元件成环形地彼此耦合并且具有各自的延迟控制端子，所述延迟控制端子通过该延迟元件控制信号传播延迟。每个延迟元件的延迟控制端子都耦合到相位检测器的输出端上，从而使得每个延迟元件的信号传播延迟对应于所述相位误差信号。每个延迟单元生成各自的由压控振荡器生成的时钟信号的相位。如果压控振荡器生成多相信号，所述倍频器就可以是响应于来自各个延迟元件的时钟信号的任何一个相位的每次转变而使输出时钟信号在两个电平之间转变的时钟串行化器。
图1是传统锁相环电路的一种类型的框图；图2是传统锁相环电路的另一种类型的框图；图3是在加以注释以显示各种噪声源之后，图2中的锁相环的框图；图4是示出了图3中所示的噪声源对来自图2中的锁相环的输出信号的影响的曲线；图5是根据本发明的一个实施例的锁相环电路的框图；图6是在加以注释以显示各种噪声源之后，图5中的锁相环的框图；图7是示出了图6中所示的噪声源对来自图5中的锁相环的输出信号的影响的曲线；图8是根据本发明另一个实施例的锁相环电路的框图；图9是根据本发明另一个实施例的锁相环电路的框图；图10是可以用在图9中的锁相环电路中的时钟串行化器电路的示意图；图11是示出了施加于图10中的时钟串行化器的及由其生成的信号的时序图；图12是根据本发明再另一个实施例的锁相环电路的框图；图13是使用根据本发明的锁相环来生成写入数据和读出数据选通信号的存储器设备的框图，所述选通信号用于对进入到存储器设备及从存储器设备输出的数据位进行选通；以及图14是计算机系统的一个实施例的框图，该计算器系统使用图13中的存储器设备或其它根据本发明的存储器设备实施例。
具体实施例方式
图5示出了根据本发明的用于根据输入时钟信号CLKIN生成输出时钟信号CLKOUT的锁相环电路40的一个实施例。锁相环40在结构和操作上与图1中的锁相环10相似。因此，为了简洁，相同的部件采用相同的参考数字，并且不再重复对它们的功能和操作的说明。锁相环40与锁相环10、30的不同之处在于，将倍频器44包含在从VCO20到相位检测器12的通路中。而且，由锁相环40生成的信号VOUT是在倍频器44的输出端获得的，而不是在像在图2中的锁相环30中那样是在VCO20的输出端获得。倍频器44可编程为用任意整数值N来乘以在VCO20的输出端上的信号的频率。因此，如果在VCO20的输出端上的信号具有频率F0，反馈给相位检测器12的信号CLKOUT就将具有频率N*F0。
在工作中，锁相环40的闭环性质将使得VCON信号具有的值保证反馈给相位检测器12的CLKOUT信号所具有的频率等于同样施加于相位检测器12的CLKIN信号的频率。因此，如果CLKIN信号具有频率FIN，则反馈给相位检测器12的CLKOUT信号的频率N*F0就将也为FIN，即，N*F0＝FIN。对这个关于F0的方程式求解，可以看出F0＝FIN/N，即，在VCO20的输出端上的信号的频率是CLKIN信号的频率除以因子N所得到的频率，尽管CLKOUT信号将具有等于CLKIN信号频率的频率。
锁相环40的优点是VCO12的工作频率是除以因子N的，而CLKOUT信号却维持在与CLKIN信号一样高的频率上。由于相位检测器12仍然接收一样高的频率的信号，所以即使是VCO12工作在低很多的频率上，在相位检测器12输出端上生成的VE信号的谐波分量仍然比较高，因此使得环路滤波器16更加容易对高频分量进行滤波。而且，施加于相位检测器12的CLKIN和CLKOUT信号的较高频率使得锁相环40达到锁定的时间远早于在施加于相位检测器12的信号具有与VCO20的工作频率相当的频率的情况下可以达到的时间。锁相环40还具有降低输入信号CLKIN中的相位噪声对输出信号CLKOUT的影响的优点，如图6中所示。图6示出了图5中的锁相环40，已增加了之前描述的噪声源θN1、θN2、和θN3。而且，依旧，相位检测器12的增益示为KФ，环路放大器14的传递函数示为ZF(S)，VCO20的传递函数示为KVCO/S。锁相环40的开环增益G(S)还是由公式G(S)＝KФZF(S)KVCO/S给出。全部这些噪声源与输出信号CLKOUT之间的传递函数，可以由下列公式来表示HN1(S)＝(G(S)/N)/(1+G(S))(曲线1)HN2(S)＝KVCO/NS(1+G(S)) (曲线2)HN3(S)＝1/(1+G(S)) (曲线3)这些公式的曲线在图7中示出了。通过将图7与图4比较可以看出，除了VCO噪声之外，所有这些噪声源对输出信号CLKOUT的影响都得到了显著降低。
尽管在图5中CLKOUT信号显示为从倍频器44的输出端直接耦合到相位检测器12，但是可替换地，其也可以如图8的锁相环50中所示那样通过时钟树来耦合到相位检测器12。此外，由于锁相环50在结构和操作上与图5中的锁相环40相似，所以相同的部件采用相同的参考数字，并且不再重复对它们的功能和操作的说明。锁相环50包括时钟树52，CLKOUT信号是通过时钟树52来耦合的。时钟树52包括耦合到数据输出锁存器56的分支54，数据输出锁存器56接收数据位DATA并响应于CLKOUT信号的转变而将数据位DATA施加于数据总线端子58。通过将CLKOUT信号从时钟树52耦合到相位检测器12，锁相环50保证了将数据位DATA位与CLKIN信号同步地耦合到数据总线端子58。
根据本发明的一个实施例的锁相环70在图9中更详细地示出。锁相环70包括相位检测器72，相位检测器72接收CLKIN信号和反馈时钟信号CLKFB。相位检测器72包括上/下控制电路74，上/下控制电路74生成“DOWN”信号来降低从时钟树76输出的CLKOUT信号的频率，或生成“UP”信号来增大从时钟树76输出的CLKOUT信号的频率。相位检测器72还包括接收DOWN和UP信号的电荷泵78。基本上，电荷泵78生成的误差电压VE响应于UP信号而在大小上增加，并响应于DOWN信号而在大小上降低。
上/下控制电路74包括由CLKFB信号提供时钟的第一触发器80，以及由CLKIN信号提供时钟的第二触发器82。电源电压VCC耦合到触发器80、82上。因此，每当CLKFB信号转变到高的时候就生成DOWN信号，每当CLKIN信号转变到高的时候就生成UP信号。然而，DOWN和UP信号都施加于AND门84，AND门84通过驱动器86将复位信号耦合到触发器80、82的复位端子。因此，触发器80设置为只生成DOWN信号直到UP信号被生成为止，触发器82设置为只生成UP信号直到DOWN信号被生成为止。因此，DOWN信号的持续时间基本上等于CLKFB信号的相位领先于CLKIN信号的相位的时间，UP信号的持续时间基本上等于CLKFB信号的相位滞后于CLKIN信号的相位的时间。
由相位检测器生成的误差信号VE被施加于由低通滤波器形成的环路滤波器90，该低通滤波器由电容器92以及电容器94与电阻器96的串联组合构成，电容器92使得误差信号VE作为频率的函数而逐渐衰减，而所述串联组合使得误差信号VE作为频率的函数而逐渐衰减直到电容器94的阻抗基本等于电阻器96的阻抗为止。
环路滤波器90耦合到自偏压电路100的输入端上，自偏压电路100生成控制电压对VCON+和VCON-，该控制电压对施加于环形振荡器102的各个控制输入端。环形振荡器102包括4个延迟级104a-d，除了+和-控制输入端之外，它们中的每一个还包括非反相输入端、反相输入端以及反相及非反相输出端。延迟级104a-d彼此串联地从最后一个延迟级104d耦合到第一个延迟级104a，每一个反相输出端耦合到非反相输入端上，每一个非反相输出端耦合到反相输入端上。在存在偶数个延迟级104a-d的情况内，延迟级104a-d是不稳定的，因此以一个频率进行振荡，该频率是通过级104a-d中每一个的传播延迟的函数。通过所述级中每一个的传播延迟是通过分别施加于延迟级104a-d的+和-控制输入端的VCON+和VCON-控制电压来控制的。因此，延迟级104a-d工作在由VCON+和VCON-控制电压所确定的频率上。
延迟级104a-d中的每一个的输出端都耦合到各自的缓冲器106a-d上。缓冲器106共同生成四个时钟信号及它们的反相信号，分别标为CK0-CK7。这些时钟信号被施加于8∶1串行化器电路110，串行化器电路110生成施加于时钟树76的输出时钟信号CLKOUT。要注意的是，由串行化器电路110生成的CLKOUT信号的频率是环形振荡器102工作频率的4倍。因此串行化器电路110用作分别在图5和8中的锁相环40、50中使用的倍频器44。因此，环形振荡器102和串行化器电路110生成相对较高频率的时钟信号，而环形振荡器102却消耗比较低的功率，这是生成相对较低频率的时钟信号的结果。
由串行化器电路110生成的CLKOUT信号从时钟树76中的位置耦合到相位检测器72，优选地是通过I/O模型电路112来耦合的。I/O模型电路112是延迟电路，其补偿CLKOUT信号或者由来自从时钟树76耦合CLKOUT信号位置处的下游CLKOUT信号所选通的信号的任何延迟。例如，如果CLKOUT信号在输入端从时钟树76耦合到锁存器56(图8)的输入端上，则I/O模型电路就会补偿DATA位的延迟，就好像它是从锁存器56耦合到数据总线端子58一样。
在图10中示出了时钟串行化器电路120的一个实施例，其可以用作图9中的时钟串行化器电路110。该串行化器电路包括串联耦合的第一和第二NMOS晶体管124、126分别构成的四个并联分支122a-d，出于稍后将明确的原因，为所述并联分支提供了奇数的符号表示。该串行化器电路还包括串联耦合的第一和第二NMOS晶体管132、134分别构成的四个并联分支130a-d，为所述并联分支提供了偶数的符号表示。晶体管分支122耦合到第一PMOS晶体管140的漏极上，晶体管分支130耦合到第二PMOS晶体管142的漏极上。PMOS晶体管140、142由于其栅极耦合到地而被偏压为ON。PMOS晶体管140、142的漏极组成了中间的相互反相的输出时钟信号CLK和CLK*。
CLK和CLK*信号耦合到增益级150上，增益级150包括由于其栅极耦合到地而被偏压为ON的一对PMOS晶体管152、154，以及由于其栅极耦合到电源电压VCC而被偏压为ON的一对NMOS晶体管156、158。CLK信号耦合到第一NMOS开关晶体管160的栅极上，CLK*信号耦合到第二NMOS开关晶体管162的栅极上，第二NMOS开关晶体管162在其漏极端生成CLKOUT信号。如果希望，则可以在NMOS晶体管160的漏极端生成反相的CLKOUT信号。
现在将参考图11的时序图说明时钟串行化器电路120的操作。CK0-CK7信号的相位构成了8个离散的时段，其已经照图11中那样加以标注了。这些时段的编号对应于已经用来标注图10中的晶体管分支122、130的编号。可以看到，在每一个加以编号的分支中的晶体管在相应编号的时段期间都是ON。例如，当CK0和CK5信号都为高的时候，在时段“1”期间分支122a中的晶体管124、126都是ON。相似地，当CK1和CK6都为都高的时候，在时段“2”期间分支130a中的晶体管132、134都是ON。因此，来自串行化器电路110的CLKOUT信号在CK0-CK7信号中每一个的每次转变时都来回切换，从而使得其具有的频率是CK0-CK7信号频率的4倍，如图11中所示。
在图12中示出了根据本发明的锁相环170的另一个实施例。锁相环170使用许多用在图9中的锁相环70中的部件，因此，它们的功能和操作的说明将不重复。锁相环170与锁相环70的不同之处在于，将4相的时钟信号CK0-CK3耦合到时钟树76，在时钟树76中它们可以用于不同的功能，在此多相时钟信号是有用的。例如，它们可以用来将数据的4个位耦合到几个数据总线端子中的每一个。不论发生哪种情况，CK0-CK3都从时钟树76耦合到串行化器电路110，串行化器电路110生成耦合到I/O模型电路112并参考图9如上所述那样使用的单个CLK信号。
如上所述，本发明的锁相环可以用来在存储器设备中生成读出数据选通脉冲和写入数据选通脉冲。参考图13，同步动态随机存取存储器(“SDRAM”)200包括命令译码器，该命令译码器响应于在控制总线206上接收并通过输入接收器208耦合的高电平命令信号，来控制SDRAM 200的操作。这些通常由存储控制器(未在图13中示出)生成的高电平命令信号，是时钟使能信号CKE*、时钟信号CLK、芯片选择信号CS*、写入使能信号WE*、行地址选通信号RAS*、列地址选通信号CAS*、以及数据屏蔽信号DQM，其中“*”指定信号为低电平有效。命令译码器204响应于高电平命令信号生成命令信号序列，以执行由每个高电平命令信号所指定的功能(例如，读出或写入)。这些命令信号，以及它们实现它们各自功能的方式是传统的。因此，为了简洁，这些命令信号的进一步的说明将省略。
SDRAM200包括通过地址总线214接收行地址和列地址的地址寄存器212。地址总线214一般通过输入接收器210耦合然后施加于存储控制器(未在图14中示出)。行地址一般首先由地址寄存器212接收，并被施加到行地址多路复用器218。行地址多路复用器218将行地址耦合到与两个存储体220、220中的任何一个相关联的多个部件，其中，与哪一个存储体相关联取决于构成行地址中的一部分的存储体地址位的状态。与存储体220、222中每一个相关联的是各自的行地址锁存器226以及行译码器228，其中，行地址锁存器226存储行地址，行译码器228对该行地址进行译码并将相应的信号施加于阵列220或222中的一个。出于刷新阵列220、222中的存储单元的目的，行地址多路复用器218还将行地址耦合到行地址锁存器226。行地址是出于刷新的目的而由刷新计数器230生成的，刷新计数器230受刷新控制器232的控制。刷新控制器232又进而受命令译码器204的控制。
在行地址已经施加于地址寄存器212并存储在行地址锁存器226中的一个中之后，列地址被施加于地址寄存器212。地址寄存器212将列地址耦合到列地址锁存器240。根据SDRAM200的操作模式，列地址不是通过脉冲计数器242耦合到列地址缓冲器244，就是耦合到脉冲计数器242，脉冲计数器242从由地址寄存器212输出列地址开始将列地址序列施加于列地址缓冲器244。无论哪一种情况发生，列地址缓冲器244都将列地址施加于列译码器248。
要从阵列220、222中的一个读出的数据被分别耦合到用于阵列220、222中的一个的列电路254、255。然后数据通过数据输出寄存器256和数据输出驱动器257耦合到数据总线258。数据输出驱动器257响应于由根据本发明的锁相环259生成的读出数据选通脉冲，而将读出数据施加于数据总线258。锁相环259接收周期性CLKIN信号并生成CLKOUT信号，如上所述。CLKOUT信号用作读出数据选通脉冲，从而使得读出数据被耦合到数据总线258，并且基本上与CLKIN信号同相。
要被写入阵列220、222中的一个的数据通过数据输入接收器260从数据总线258耦合到数据输入寄存器261。写入数据是响应于用作写入数据选通脉冲的CLKOUT信号而从数据总线258耦合的。因此，写入数据从数据总线258耦合到SDRAM 200中，并且基本上与CLKIN信号同相。可供选择的是，可以将锁相环设计为，使得当使用对于本领域的技术人员来说是众所周知的技术使CLKFB信号是CLKIN信号的正交从而使得写入数据在与CLKIN信号相对应的“数据眼”的中心处耦合到SDRAM200中时，在此所使用的相位检测器生成最小的误差信号。无论发生哪一种情况，写入数据都耦合到列电路254、255，在此它们被分别传送给阵列220、222中的一个。屏蔽寄存器264响应数据屏蔽DM信号，有选择地改变进入或出自列电路254、255的数据流，例如通过有选择地屏蔽要从阵列220、222读出的数据。
图14示出了可以使用SDRAM200或使用上述锁相环的实施例或本发明一些其它实施例之一的一些其它的存储器设备的计算机系统300的实施例。计算机系统300包括用于执行各种计算功能，例如执行具体软件以完成具体计算或任务的处理器302。处理器302包括处理器总线304，处理器总线304通常包括地址总线、控制总线、以及数据总线。此外，计算机系统300包括耦合到处理器302以允许操作者与计算器系统300进行交互的一个或多个输入设备314，例如键盘或鼠标。典型的是，计算机系统300还包括耦合到处理器302上的一个或更多的输出设备316，上述输出设备典型的是打印机或视频终端。典型地，一个或多个数据存储设备518也耦合到处理器302上，以存储数据或从外部存储介质(未示出)得到数据。典型存储设备318的实例包括硬盘及软盘、盒式磁带、以及只读光盘存储器(CD-ROM)。典型的是，处理器302还耦合到通常是静态随机存取存储器(“SRAM”)的高速缓存326，并通过存储控制器330耦合到SDRAM 200。存储控制器330包括耦合到地址总线214(图13)上以将行地址和列地址耦合到SDRAM 200的地址总线。存储控制器330还包括将命令信号耦合到SDRAM 200的控制总线206的控制总线。SDRAM 200的外部数据总线258直接地或者通过存储控制器330耦合到处理器302的数据总线。
根据上述内容应当理解的是，尽管出于说明的目的本发明的具体实施例已经在此加以描述了，在不偏离本发明的精神和范围的情况下可以做出不同的修改。因此，本发明仅仅受限于所附的权利要求。
权利要求
1.一种响应于输入时钟信号生成输出时钟信号的锁相环，包括相位检测器，其具有接收所述输入时钟信号的第一输入端和接收所述输出时钟信号的第二输入端，所述相位检测器在输出端生成表示所述输入时钟信号的相位与所述输出时钟信号的相位之间关系的相位误差信号；压控振荡器，其具有耦合到所述相位检测器的输出端上的输入端，所述压控振荡器在输出端生成时钟信号，所述时钟信号具有与所述相位误差信号相对应的频率；以及倍频器，其具有被耦合来接收来自所述压控振荡器的输出端的时钟信号的输入端，所述倍频器在输出端生成其频率为从所述压控振荡器的输出端所接收的时钟信号的频率的倍数的所述输出时钟信号，所述倍频器的输出端耦合到所述相位检测器的第二输入端。
2.如权利要求1所述的锁相环，其中，所述相位误差信号表示所述输入时钟信号的相位与所述输出时钟信号的相位之间的差值。
3.如权利要求1所述的锁相环，其中，所述相位误差信号表示所述输入时钟信号的相位和所述输出时钟信号的相位与正或负90度之和之间的差值。
4.如权利要求1所述的锁相环，还包括耦合在所述相位检测器的输出端与所述压控振荡器的输入端之间的环路滤波器。
5.如权利要求1所述的锁相环，还包括耦合在所述相位检测器的输出端与所述压控振荡器的输入端之间的环路放大器。
6.如权利要求1所述的锁相环，其中，由所述倍频器生成的输出时钟信号的频率是从所述压控振荡器的输出端接收的时钟信号的频率的整数倍。
7.如权利要求1所述的锁相环，还包括时钟树，其被耦合来接收来自所述倍频器的输出时钟信号，所述相位检测器的第二输入端耦合到所述时钟树，从而使得所述相位检测器的第二输入端通过所述时钟树来接收来自所述倍频器的输出时钟信号。
8.如权利要求1所述的锁相环，其中，所述压控振荡器包括环形振荡器。
9.如权利要求8所述的锁相环，其中，所述环形振荡器包括以不稳定关系成环形彼此耦合的多个延迟元件，每一个所述延迟元件都具有各自的延迟控制端子，所述延迟控制端子通过所述延迟元件控制信号传播延迟，每一个所述延迟元件的延迟控制端子耦合到所述相位检测器的输出端上，从而使得每一个所述延迟元件的信号传播延迟对应于所述相位误差信号，每一个所述延迟元件生成各自的由所述压控振荡器所生成的时钟信号的相位。
10.如权利要求9所述的锁相环，其中，所述倍频器包括时钟串行化器，所述时钟串行化器被耦合来接收来自所述各个延迟元件的每一个时钟信号相位，所述时钟串行化器用于在来自所述各个延迟元件的任意一个时钟信号的相位每次转变时，使得所述输出时钟信号转变。
11.如权利要求10所述的锁相环，其中，所述时钟串行化器包括第一多个晶体管，其在第一输出节点和第一参考电压之间彼此并联地耦合，在所述第一多个晶体管中的每个晶体管都耦合到所述延迟元件中的交替的延迟元件上；以及第二多个晶体管，其在第二输出节点和第二参考电压之间彼此并联地耦合，在所述第二多个晶体管中的每个晶体管都耦合到在所述第一多个晶体管中的晶体管所没有连接的所述延迟元件中的交替的延迟元件上。
12.如权利要求11所述的锁相环，其中，所述第一和第二参考电压包括地电位。
13.如权利要求9所述的锁相环，还包括时钟树，其耦合到所述压控振荡器，以接收由所述各个延迟元件生成的时钟信号的相位。
14.如权利要求13所述的锁相环，其中，所述倍频器包括时钟串行化器，所述时钟串行化器耦合到所述时钟树以通过所述时钟树接收来自所述各个延迟元件的每个时钟信号的相位，所述时钟串行化器用于在来自所述各个延迟元件的任意一个时钟信号的相位每次转变时，使得所述输出时钟信号转变。
15.如权利要求1所述的锁相环，其中，所述相位检测器包括上/下控制电路，其用于响应于所述输出时钟信号领先于所述输入时钟信号而生成下信号，以及响应于所述输出时钟信号滞后所述输入时钟信号而生成上时钟信号；以及电荷泵，其耦合到所述上/下控制电路上，所述电荷泵响应于所述下信号而生成其大小使得所述输出时钟信号的频率降低的误差信号，所述电荷泵响应于所述上信号而生成其大小使得所述输出时钟信号的频率增大的误差信号。
16.如权利要求15所述的锁相环，其中，所述上/下控制电路包括第一触发器，其具有被耦合来接收所述输出时钟信号的时钟输入端，所述第一触发器在输出端生成所述下信号，所述第一触发器具有第一复位端子；第二触发器，其具有被耦合来接收所述输入时钟信号的时钟输入端，所述第二触发器在输出端生成所述上信号，所述第二触发器具有第二复位端子；以及逻辑电路，其具有耦合到所述第一触发器的输出端上的第一输入端，耦合到所述第二触发器的输出端上的第二输入端，以及耦合到所述第一及第二复位端子上的输出端，从而使得只生成所述上信号直到生成所述下信号为止，以及只生成所述下信号直到生成所述上信号为止。
17.一种响应于输入时钟信号生成输出时钟信号的锁相环，包括相位检测器，其具有接收所述输入时钟信号的第一输入端和接收所述输出时钟信号的第二输入端，所述相位检测器在输出端生成表示所述输入时钟信号的相位与所述输出时钟信号的相位之间关系的相位误差信号；环路滤波器，其耦合到所述相位检测器的输出端上，所述环路滤波器生成经过滤波的误差信号；多个延迟元件，其以不稳定关系成环形彼此耦合，每个所述延迟元件都具有各自的延迟控制端子，所述延迟控制端子通过所述延迟元件控制信号传播延迟，每个所述延迟元件的延迟控制端子耦合到所述相位检测器的输出端上，从而使得每个所述延迟元件的信号传播延迟对应于所述相位误差信号，每个所述延迟元件都生成各自的时钟信号的相位；以及时钟串行化器，其被耦合来接收来自所述各个延迟元件的每个时钟信号的相位，所述时钟串行化器具有输出端，在所述输出端上生成所述输出时钟信号，所述输出时钟信号的电平响应于来自所述各个延迟元件的任意一个时钟信号的相位的每次转变而转变，所述时钟串行化器的输出端耦合到所述相位检测器的第二输入端上。
18.如权利要求17所述的锁相环，还包括时钟树，其被耦合来接收来自所述时钟串行化器的输出时钟信号，所述相位检测器的第二输入端耦合到所述时钟树，从而使得所述相位检测器的第二输入端通过所述时钟树接收来自所述时钟串行化器的输出时钟信号。
19.如权利要求17所述的锁相环，其中，所述相位误差信号表示所述输入时钟信号的相位与所述输出时钟信号的相位之间的差值。
20.如权利要求17所述的锁相环，其中，所述相位误差信号表示所述输入时钟信号的相位和输出时钟信号的相位与正或负90度之和之间的差。
21.如权利要求17所述的锁相环，其中，所述时钟串行化器包括第一多个晶体管，其彼此并联地耦合在第一输出节点和第一参考电压之间，在所述第一多个晶体管中的每个晶体管都耦合到所述延迟元件中的交替的延迟元件上；以及第二多个晶体管，其彼此并联地耦合在第二输出节点和第二参考电压之间，在所述第二多个晶体管中的每个晶体管都耦合到所述延迟元件中所述第一多个晶体管中的晶体管所没有连接的交替的延迟元件上。
22.如权利要求21所述的锁相环，其中，所述第一和第二参考电压包括地电位。
23.如权利要求17所述的锁相环，还包括时钟树，其耦合到所述延迟元件上，以接收由所述各个延迟元件生成的时钟信号的相位。
24.如权利要求17所述的锁相环，其中，所述相位检测器包括上/下控制电路，其用于响应于所述输出时钟信号领先所述输入时钟信号而生成下信号，并响应于所述输出时钟信号滞后所述输入时钟信号而生成上时钟信号；以及电荷泵，其耦合到所述上/下控制电路上，所述电荷泵响应于所述下信号而生成其大小使得所述输出时钟信号的频率降低的误差信号，所述电荷泵响应于所述上信号而生成其大小使得所述输出时钟信号的频率增大的误差信号。
25.如权利要求24所述的锁相环，其中，所述上/下控制电路包括第一触发器，其具有被耦合来接收所述输出时钟信号的时钟输入端，所述第一触发器在输出端生成所述下信号，所述第一触发器具有第一复位端子；第二触发器，其具有被耦合来接收所述输入时钟信号的时钟输入端，所述第二触发器在输出端生成所述上信号，所述第二触发器具有第二复位端子；以及逻辑电路，其具有耦合到所述第一触发器的输出端上的第一输入端，耦合到所述第二触发器的输出端上的第二输入端，以及耦合到所述第一及第二复位端子上的输出端，从而使得只生成所述上信号直到生成所述下信号为止，以及只生成所述下信号直到生成所述上信号为止。
26.一种存储器设备，包括行地址电路，其用于接收并译码施加于所述存储器设备的外部地址端子上的行地址信号；列地址电路，其用于接收并译码施加于所述存储器设备的外部地址端子上的列地址信号；存储单元阵列，其用于存储要在由所译码的行地址信号和所译码的列地址信号确定的位置处写入所述阵列或从所述阵列读出的数据；数据通路电路，其用于在所述阵列和各自的数据锁存器之间耦合与所述数据相对应的数据信号，每个所述数据锁存器用于响应于数据选通信号而在所述存储器设备的数据锁存器和外部数据端子之间耦合所述各个数据信号；命令译码器，其用于对施加于所述存储器设备的各个外部命令端子上的多个命令信号进行译码，所述命令译码器用于生成与所译码的命令信号相对应的控制信号；以及锁相环，其响应于输入时钟信号生成所述数据选通信号，所述锁相环包括相位检测器，其具有接收所述输入时钟信号的第一输入端和接收所述数据选通信号的第二输入端，所述相位检测器在输出端生成表示所述输入时钟信号的相位和所述数据选通信号的相位之间关系的相位误差信号；压控振荡器，其具有耦合到所述相位检测器的输出端上的输入端，所述压控振荡器在输出端生成时钟信号，所述时钟信号具有与所述相位误差信号相对应的频率；以及倍频器，其具有被耦合来接收来自所述压控振荡器的输出端的时钟信号的输入端，所述倍频器在输出端生成其频率为从所述压控振荡器的输出端所接收的时钟信号的频率的倍数的所述数据选通信号，所述倍频器的输出端耦合到所述相位检测器的第二输入端。
27.如权利要求26所述的存储器设备，其中，所述数据选通信号包括读出数据选通信号，并且其中，所述相位误差信号表示所述输入时钟信号的相位与所述读出数据选通信号的相位之间的差值。
28.如权利要求26所述的存储器设备，其中，所述数据选通信号包括写入数据选通信号，并且其中，所述相位误差信号表示所述输入时钟信号的相位和所述写入数据选通信号的相位与正或负90度之和之间的差值。
29.如权利要求26所述的存储器设备，还包括耦合在所述相位检测器的输出端与所述压控振荡器的输入端之间的环路滤波器。
30.如权利要求26所述的存储器设备，还包括耦合在所述相位检测器的输出端与所述压控振荡器的输入端之间的环路放大器。
31.如权利要求26所述的存储器设备，其中，由所述倍频器生成的数据选通信号的频率是从所述压控振荡器的输出端接收的时钟信号的频率的整数倍。
32.如权利要求26所述的存储器设备，所述数据选通信号从一个电路节点耦合到所述相位检测器的第二输入端，所述电路节点到所述数据锁存器的距离比其到所述倍频器的距离更近。
33.如权利要求26所述的存储器设备，其中，所述压控振荡器包括环形振荡器。
34.如权利要求33所述的存储器设备，其中，所述环形振荡器包括以不稳定关系成环形彼此耦合的多个延迟元件，每一个所述延迟元件都具有各自的延迟控制端子，所述延迟控制端子通过所述延迟元件控制信号传播延迟，每一个所述延迟元件的延迟控制端子耦合到所述相位检测器的输出端上，从而使得每一个所述延迟元件的信号传播延迟对应于所述相位误差信号，每一个所述延迟元件生成各自的由所述压控振荡器所生成的时钟信号的相位。
35.如权利要求34所述的存储器设备，其中，所述倍频器包括时钟串行化器，所述时钟串行化器被耦合来接收来自所述各个延迟元件的每一个时钟信号的相位，所述时钟串行化器用于在来自所述各个延迟元件的任意一个时钟信号的相位每次转变时，使得所述数据选通信号转变。
36.如权利要求35所述的存储器设备，其中，所述时钟串行化器包括第一多个晶体管，其在第一输出节点和第一参考电压之间彼此并联地耦合，在所述第一多个晶体管中的每个晶体管都耦合到所述延迟元件中的交替的延迟元件上；以及第二多个晶体管，其在第二输出节点和第二参考电压之间彼此并联地耦合，在所述第二多个晶体管中的每个晶体管都耦合到所述延迟元件中所述第一多个晶体管中的晶体管所没有连接的交替的延迟元件上。
37.如权利要求36所述的存储器设备，其中，所述第一和第二参考电压包括地电位。
38.如权利要求34所述的存储器设备，还包括时钟树，其耦合到所述压控振荡器，以接收由所述各个延迟元件生成的时钟信号的相位。
39.如权利要求38所述的存储器设备，其中，所述倍频器包括时钟串行化器，所述时钟串行化器耦合到所述时钟树以通过所述时钟树接收来自所述各个延迟元件的每个时钟信号的相位，所述时钟串行化器用于在来自所述各个延迟元件的任意一个时钟信号的相位每次转变时，使得所述数据选通信号转变。
40.如权利要求26所述的存储器设备，其中，所述相位检测器包括上/下控制电路，其用于响应于所述数据选通信号领先所述输入时钟信号而生成下信号，并响应于所述数据选通信号滞后所述输入时钟信号而生成上时钟信号；以及电荷泵，其耦合到所述上/下控制电路上，所述电荷泵响应于所述下信号而生成其大小使得所述数据选通信号的频率降低的误差信号，所述电荷泵响应于所述上信号而生成其大小使得所述数据选通信号的频率增大的误差信号。
41.如权利要求40所述的存储器设备，其中，所述上/下控制电路包括第一触发器，其具有被耦合来接收所述数据选通信号的时钟输入端，所述第一触发器在输出端生成所述下信号，所述第一触发器具有第一复位端子；第二触发器，其具有被耦合来接收所述输入时钟信号的时钟输入端，所述第二触发器在输出端生成所述上信号，所述第二触发器具有第二复位端子；以及逻辑电路，其具有耦合到所述第一触发器的输出端上的第一输入端，耦合到所述第二触发器的输出端上的第二输入端，以及耦合到所述第一及第二复位端子上的输出端，从而使得只生成所述上信号直到生成所述下信号为止，以及只生成所述下信号直到生成所述上信号为止。
42.如权利要求26所述的存储器设备，其中，所述存储器设备包括动态随机存取存储器设备。
43.如权利要求26所述的存储器设备，其中，所述输入时钟信号包括从外部耦合到所述存储器设备的时钟信号。
44.一种计算机系统，包括处理器，其具有处理器总线；输入设备，其通过所述处理器总线耦合到所述处理器上，以允许将数据输入到所述计算机系统中；输出设备，其通过所述处理器总线耦合到所述处理器上，以允许将数据从所述计算器系统输出；数据存储设备，其通过所述处理器总线耦合到所述处理器上，以允许将数据从海量存储设备读出；存储控制器，其通过所述处理器总线耦合到所述处理器上；以及存储器设备，其耦合到所述存储控制器上，所述存储设备包括行地址电路，其用于接收并译码从所述存储控制器施加于所述存储器设备的外部地址端子上的行地址信号；列地址电路，其用于接收并译码从所述存储控制器施加于所述外部地址端子上的列地址信号；存储单元阵列，其用于存储要在由所译码的行地址信号和所译码的列地址信号确定的位置处写入所述阵列或从所述阵列读出的数据；数据通路电路，其用于在所述阵列和各自的数据锁存器之间耦合与所述数据相对应的数据信号，每个所述数据锁存器用于响应于数据选通信号而在所述存储器设备的数据锁存器和外部数据端子之间耦合所述各个数据信号；命令译码器，其用于对从所述存储控制器施加于所述存储器设备的各个外部命令端子上的多个命令信号进行译码，所述命令译码器用于生成与所译码的命令信号相对应的控制信号；以及锁相环，其响应于输入时钟信号生成所述数据选通信号，所述锁相环包括相位检测器，其具有接收所述输入时钟信号的第一输入端和接收所述数据选通信号的第二输入端，所述相位检测器在输出端生成表示所述输入时钟信号的相位和所述数据选通信号的相位之间关系的相位误差信号；压控振荡器，其具有耦合到所述相位检测器的输出端上的输入端，所述压控振荡器在输出端生成时钟信号，所述时钟信号具有与所述相位误差信号相对应的频率；以及倍频器，其具有被耦合来接收来自所述压控振荡器的输出端的时钟信号的输入端，所述倍频器在输出端生成其频率为从所述压控振荡器的输出端所接收的时钟信号的频率的倍数的所述数据选通信号，所述倍频器的输出端耦合到所述相位检测器的第二输入端。
45.如权利要求44所述的计算机系统，其中，所述数据选通信号包括读出数据选通信号，并且其中，所述相位误差信号表示所述输入时钟信号的相位与所述读出数据选通信号的相位之间的差值。
46.如权利要求44所述的计算机系统，其中，所述数据选通信号包括写入数据选通信号，并且其中，所述相位误差信号表示所述输入时钟信号的相位和所述写入数据选通信号的相位与正或负90度之和之间的差值。
47.如权利要求44所述的计算机系统，还包括耦合在所述相位检测器的输出端与所述压控振荡器的输入端之间的环路滤波器。
48.如权利要求44所述的计算机系统，还包括耦合在所述相位检测器的输出端与所述压控振荡器的输入端之间的环路放大器。
49.如权利要求44所述的计算机系统，其中，由所述倍频器生成的数据选通信号的频率是从所述压控振荡器的输出端接收的时钟信号的频率的整数倍。
50.如权利要求44所述的计算机系统，所述数据选通信号从一个电路节点耦合到所述相位检测器的第二输入端，所述电路节点到所述数据锁存器的距离比其到所述倍频器的距离更近。
51.如权利要求44所述的计算机系统，其中，所述压控振荡器包括环形振荡器，所述环形振荡器包括以不稳定关系成环形彼此耦合的多个延迟元件，每一个所述延迟元件都具有各自的延迟控制端子，所述延迟控制端子通过所述延迟元件控制信号传播延迟，每一个所述延迟元件的延迟控制端子耦合到所述相位检测器的输出端上，从而使得每一个所述延迟元件的信号传播延迟对应于所述相位误差信号，每一个所述延迟元件生成各自的由所述压控振荡器所生成的时钟信号的相位。
52.如权利要求51所述的存储器设备，其中，所述倍频器包括时钟串行化器，所述时钟串行化器被耦合来接收来自所述各个延迟元件的每一个时钟信号的相位，所述时钟串行化器用于在来自所述各个延迟元件的任意一个时钟信号相位每次转变时，使得所述数据选通信号转变。
53.如权利要求44所述的计算机系统，其中，所述相位检测器包括上/下控制电路，其用于响应于所述数据选通信号领先所述输入时钟信号而生成下信号，并响应于所述数据选通信号滞后所述输入时钟信号而生成上时钟信号；以及电荷泵，其耦合到所述上/下控制电路上，所述电荷泵响应于所述下信号而生成其大小使得所述数据选通信号的频率降低的误差信号，所述电荷泵响应于所述上信号而生成其大小使得所述数据选通信号的频率增大的误差信号。
54.如权利要求44所述的计算机系统，其中，所述存储单元阵列包括动态随机存取存储单元阵列。
55.如权利要求44所述的计算机系统，其中，所述输入时钟信号包括由所述存储控制器生成并耦合到所述存储器设备的外部可访问端子上的时钟信号。
56.一种根据输入时钟信号生成输出时钟信号的方法，所述方法包括将所述输入时钟信号的相位与所述输出时钟信号的相位进行比较；生成中间时钟信号，所述中间时钟信号的频率是基于所述输入时钟信号的相位与所述输出时钟信号的相位之间的比较结果的；以及通过使所述中间时钟信号的频率倍增来生成所述输出时钟信号。
57.如权利要求56所述的方法，其中，将所述输入时钟信号的相位与所述输出时钟信号的相位进行比较的动作，包括从所述输出时钟信号的相位中减去所述输入时钟信号的相位。
58.如权利要求56所述的方法，其中，将所述输入时钟信号的相位与所述输出时钟信号的相位进行比较的动作，包括从所述输出时钟信号的相位与正或负90度之和中减去所述输入时钟信号的相位。
59.如权利要求56所述的方法，其中，通过使所述中间时钟信号的频率倍增来生成所述输出时钟信号的动作，包括用整数值乘以所述中间时钟信号的频率。
60.如权利要求56所述的方法，其中，生成其频率基于所述输入时钟信号的相位与所述输出时钟信号的相位之间的比较结果的中间时钟信号的动作，包括生成多个中间时钟信号，所述多个中间时钟信号具有所述中间时钟信号的各自相位。
61.如权利要求56所述的方法，其中，通过使所述中间时钟信号的频率倍增来生成所述输出时钟信号的动作包括，响应于每个所述中间时钟信号的每次转变，使得所述输出时钟信号在两个电平之间转变。
62.一种响应于数据选通信号而对将数据输入或者输出存储器设备进行选通的方法，所述方法包括将所述数据选通信号的相位与系统时钟信号的相位进行比较；生成中间时钟信号，所述中间时钟信号的频率是基于所述输入时钟信号的相位与所述输出时钟信号的相位之间的比较结果的；以及通过使所述中间时钟信号的频率倍增，来生成所述数据选通信号。
63.如权利要求62所述的方法，其中，所述数据选通信号包括读出数据选通信号，并且其中，将系统时钟信号的相位与所述数据选通信号的相位进行比较的动作包括，从所述数据选通信号的相位中减去所述系统时钟信号的相位。
64.如权利要求62所述的方法，其中，所述数据选通信号包括写入数据选通信号，并且其中，将所述系统时钟信号的相位与所述数据选通信号的相位进行比较的动作包括，从所述数据选通信号的相位与正或负90度之和中减去所述系统时钟信号的相位。
65.如权利要求62所述的方法，其中，通过使所述中间时钟信号的频率倍增来生成所述数据选通信号的动作包括，通过用整数值乘以所述中间时钟信号的频率来生成所述数据选通信号。
全文摘要
锁相环根据输入时钟信号生成输出时钟信号。输出时钟信号是通过时钟树来耦合的并且被反馈给相位检测器，该相位检测器将该输出时钟信号的相位与输入时钟信号的相位进行比较。输出时钟信号是由压控振荡器和倍频器生成的，压控振荡器具有被耦合以接收来自相位检测器的输出的控制输入端，倍频器耦合到压控振荡器的输出端上。因此，由倍频器生成的CLKOUT信号具有比较高的频率，而压控振荡器，却通过工作在比较低的频率上，使用比较小的功率。
文档编号H03L7/00GK101019323SQ200580027524
公开日2007年8月15日 申请日期2005年5月18日 优先权日2004年6月14日
发明者崔东明 申请人:米克伦技术公司